JPS63226745A - Processor system - Google Patents
Processor systemInfo
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- JPS63226745A JPS63226745A JP62059985A JP5998587A JPS63226745A JP S63226745 A JPS63226745 A JP S63226745A JP 62059985 A JP62059985 A JP 62059985A JP 5998587 A JP5998587 A JP 5998587A JP S63226745 A JPS63226745 A JP S63226745A
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- 238000001514 detection method Methods 0.000 description 5
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- 238000000034 method Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
「発明の目的］
（産業上の利用分野〉
この発明は、マイクロコンピュータなどの如く、プログ
ラム制御により動作するプロセッサを具備したプロセッ
サシステムに関するものでおる。DETAILED DESCRIPTION OF THE INVENTION OBJECTS OF THE INVENTION (Industrial Field of Application) The present invention relates to a processor system, such as a microcomputer, that includes a processor that operates under program control.
（従来の技術）
従来、マイクロプロセッサを含んだマイクロコンピュー
タでは、システムに異常が生じると、システムを停止し
、マイクロプロセッサ内のレジスタからその内容を取出
すようにして、異常原因を検出するために必要な異常解
析用情報を得ていた。しかしながら、このようなプロセ
ッサシステムによると、異常解析用情報としては、シス
テムが停止したときのみの、マイクロプロセッサ内のレ
ジスタの情報が得られるだけでおり、複雑なプログラム
を実行していた場合には、異常原因の検出が不可能なこ
とがあった。(Prior Art) Conventionally, in a microcomputer including a microprocessor, when an abnormality occurs in the system, the system is stopped and the contents are retrieved from the register in the microprocessor, which is necessary to detect the cause of the abnormality. Information for abnormality analysis was obtained. However, according to such a processor system, the information for abnormality analysis can only be obtained from register information in the microprocessor only when the system is stopped, and when a complex program is running. , it was sometimes impossible to detect the cause of the abnormality.
（発明が解決しようとする問題点）
このように、従来のプロセッサシステムによると、シス
テムが貨常停止したときのプロセッサ内レジスタの内容
が、異常解析用情報として得られる程度でおり、複′ａ
なプログラムを実行していた場合などには、的確な異常
解析を行うことができないという欠点があった。本発明
は、このような従来のプロセッサシステムの欠点に鑑み
なされたもので、その目的は、複雑なプログラムを実行
している場合にも、的確な異常原因の検出を行い得る情
報を収集できるプロセッサシステムを提供することでお
る。(Problems to be Solved by the Invention) As described above, according to the conventional processor system, the contents of the registers in the processor when the system stops normally can only be obtained as information for abnormality analysis, and
This method has the disadvantage that accurate abnormality analysis cannot be performed when a program is being executed. The present invention was made in view of the shortcomings of conventional processor systems, and the purpose is to provide a processor that can collect information that can accurately detect the cause of an abnormality even when a complex program is being executed. By providing a system.
［発明の構成］
（問題点を解決するための手段）
本発明では、プログラム制御により動作するプロセッサ
と、システムの異常原因を検出するために必要な異常解
析用情報を、少なくとも２ステップのプログラムを実行
したとき得られるだけ格納可能な容量を有し、書換え可
能な不揮発性メモリと、システムが動作している場合に
、前記異常解析用情報を上記不揮発性メモリへ格納する
格納手段とを具備させて、プロセッサシステムを構成し
た。[Structure of the Invention] (Means for Solving the Problems) In the present invention, a processor that operates under program control and abnormality analysis information necessary for detecting the cause of abnormality in the system are provided by a program of at least two steps. A rewritable non-volatile memory having a storage capacity as much as can be obtained when executed, and a storage means for storing the abnormality analysis information in the non-volatile memory when the system is operating. and configured the processor system.
（作用）
上記構成のプロセッサシステムによると、少なくとも２
ステップのプログラムを実行したとき得られるだけ、異
常解析用情報が不揮発性メモリに格納されており、異常
停止した場合、この情報を取出し可能である。(Operation) According to the processor system having the above configuration, at least two
Abnormality analysis information obtained when the step program is executed is stored in the nonvolatile memory, and this information can be retrieved in the event of an abnormal stop.
（実施例）
以下、図面を参照して本発明の一実施例を説明する。第
１図は、本発明の一実施例のブロック図である。同図に
おいて、１はマイクロプロセッサを示す。マイクロプロ
セッサ１には、主メモリ２が接続されており、マイクロ
プロセッサ１は、主メモリ２内のプログラムに基づいて
処理を行う。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of one embodiment of the present invention. In the figure, 1 indicates a microprocessor. A main memory 2 is connected to the microprocessor 1, and the microprocessor 1 performs processing based on programs in the main memory 2.
マイクロプロセッサ１には、バス３を介して、書換可能
な不揮発性メモリであるＥ２ＦＲＯＭ４、暴走検出部５
、入出力機器６が接続されている。The microprocessor 1 is connected via a bus 3 to an E2FROM 4, which is a rewritable nonvolatile memory, and a runaway detection unit 5.
, input/output equipment 6 are connected.
Ｅ２ＦＲＯＭ４には、マイクロプロセッサ１と主メモリ
２とで、構成される格納手段７により、システムの異常
原因を検出するために必要な異常解析用情報が格納され
る。暴走検出部５は、例えば、ウォッチドッグタイマ等
であり、マイクロプロセッサ１の暴走を検出し、システ
ムを停止させる。In the E2FROM 4, abnormality analysis information necessary for detecting the cause of abnormality in the system is stored by a storage means 7 composed of the microprocessor 1 and the main memory 2. The runaway detection unit 5 is, for example, a watchdog timer or the like, and detects runaway of the microprocessor 1 and stops the system.
入出力機器６は、データの入力または出力を行うもので
める。Ｅ２ＰＲＯＭ４は、少なくとも２ステップのプロ
グラムを実行したときに得られる異常解析用情報を格納
可能な容量を有している。格納手段７は、各ステップの
プログラムの実行に際して、実行に係るプログラム、各
種ステータス、その他必要な信号の状態（Ｈかしか）を
検出し、Ｅ２ＰＲＯＭ４に書込む。このとき、格納手段
７は、異常解析用情報を、次のようにして格納する。The input/output device 6 is used to input or output data. The E2PROM 4 has a capacity capable of storing abnormality analysis information obtained when a program of at least two steps is executed. When the program of each step is executed, the storage means 7 detects the program related to execution, various statuses, and other necessary signal states (H) and writes them into the E2PROM 4. At this time, the storage means 7 stores the abnormality analysis information as follows.
Ｅ−ＦＲＯＭ４のアドレスが第２図の如く、Ｏからｎま
でであるとすると、システムが立上げられてから最初の
プログラムの実行に際しては、第０番地から異常解析情
報の格納を開始する。以下、第１、第２、第３、・・・
、第ｎ番地と異常解析情報の格納を続け、第ｎ番地への
格納がなされると、次には、再び第０番地から格納を行
う。尚、最新の異常解析用情報には、フラグをセットし
ておく。Assuming that the addresses of the E-FROM 4 are from O to n as shown in FIG. 2, when the first program is executed after the system is started up, storage of abnormality analysis information is started from address 0. Below, the first, second, third,...
, the abnormality analysis information continues to be stored at the nth address, and when the storage at the nth address is completed, the storage is performed again from the 0th address. Note that a flag is set for the latest abnormality analysis information.
このようなプロセッサシステムにおいて、システムが立
上げられた以降には、マイクロプロセッサ１によるシス
テムが本来必要とする処理を行うとともに、格納手段７
として動作する。このため、システムが立上げられてか
ら一定時間が経過した後には、Ｅ２ＦＲＯＭ４内に異常
解析用情報が満杯に格納された状態となっている。ある
とき、暴走検出部５が、マイクロプロセッサ１の暴走を
検出してシステムを停止させたとする。すると、この暴
走検出時より、過去の所定数のステップについて、異常
解析情報がＥ２ＦＲＯＭ４に残されている。そこで、オ
ペレータは、図示せぬ出力装置を用いてＥ２ＦＲＯＭ４
内の異常解析用情報をアドレス順に出力させ、これによ
り異常原因の検出を行う。つまり、出力された結果にお
いては、最新の異常解析情報にはフラグがセットされ、
かつ、アドレス順に格納された異常解析情報が得られる
から、マイクロプロセッサ１が、どのようなプログラム
をどのように実行し、暴走に敗ったのか、過去所定ステ
ップにまで遡って解析でき異常原因の検出に極めて効果
的でおる。またＥ” ＦＲＯＭ４は、システム停止時に
電源断とされても、内容が消滅せず、便利でおる。In such a processor system, after the system is started up, the microprocessor 1 performs processing originally required by the system, and the storage means 7
operates as Therefore, after a certain period of time has passed since the system was started up, the E2FROM 4 is fully stored with information for abnormality analysis. Suppose that at some point, the runaway detection section 5 detects a runaway in the microprocessor 1 and stops the system. Then, abnormality analysis information is left in the E2FROM 4 for a predetermined number of past steps from the time when this runaway was detected. Therefore, the operator uses an output device (not shown) to output data from E2FROM4.
The abnormality analysis information within is output in address order, and the cause of the abnormality is detected. In other words, in the output results, a flag is set for the latest abnormality analysis information,
In addition, since the abnormality analysis information stored in address order can be obtained, it is possible to trace back to a predetermined step in the past and analyze what program the microprocessor 1 executed and how it ran out of control. It is extremely effective for detection. Furthermore, E"FROM4 is convenient because its contents will not be lost even if the power is cut off when the system is stopped.
［発明の効果］
以上説明したように、本発明によれば、書換え可能な不
揮発性メモリに、過去２ステップ以上の所定ステップの
プログラム実行に係る異常解析用情報が残されるので、
プロセッサがどのようにしてプログラムを実行していた
ことにより異常となったのか、過去に遡って検出でき、
的確な異常原因の検出が可能となる。[Effects of the Invention] As explained above, according to the present invention, abnormality analysis information related to the program execution of two or more predetermined steps in the past is left in the rewritable nonvolatile memory.
It is possible to go back in time and detect how the processor was running the program that led to the abnormality.
It becomes possible to accurately detect the cause of the abnormality.
第１図は本発明の一実施例のブロック図、第２図は第１
図の要部のメモリマツプでおる。
１・・・マイクロプロセッサ ２・・・主メモリ３・
・・バス ４・・・Ｅ２ＰＲＯＭ５・
・・暴走検出部 ６・・・入出力機器７・・
・格納手段
代理人 弁理士 則 近 憲 借
問 山王 −
第１図
第２図FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
The main part of the figure is a memory map. 1...Microprocessor 2...Main memory 3.
・・Bus 4・E2PROM5・
... Runaway detection section 6 ... Input/output device 7 ...
・Storage Means Agent Patent Attorney Nori Chika Norihiro Sanno - Figure 1 Figure 2
Claims (2)
ステムの異常原因を検出するために必要な異常解析用情
報を、少なくとも２ステップのプログラムを実行したと
き得られるだけ格納可能な容量を有し、書換え可能な不
揮発性メモリと、システムが動作している場合に、前記
異常解析用情報を前記不揮発性メモリへ格納する格納手
段とを具備したことを特徴とするプロセッサシステム。(1) A processor that operates under program control and a rewritable capacity that can store at least as much information as can be obtained by executing a two-step program for abnormality analysis information necessary to detect the cause of system abnormality. 1. A processor system comprising: a nonvolatile memory; and storage means for storing the abnormality analysis information in the nonvolatile memory when the system is operating.
の所定アドレスから順次にアドレスを更新して格納し、
アドレスが一周して再び前記所定アドレスへ戻るように
して格納を行うことを特徴とする特許請求の範囲第（１
）項記載のプロセッサシステム。(2) the storage means stores the abnormality analysis information by sequentially updating the address starting from a predetermined address in the nonvolatile memory;
Claim 1 (1) characterized in that storage is performed so that the address goes around and returns to the predetermined address again.
Processor system described in section ).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059985A JPS63226745A (en) | 1987-03-17 | 1987-03-17 | Processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059985A JPS63226745A (en) | 1987-03-17 | 1987-03-17 | Processor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63226745A true JPS63226745A (en) | 1988-09-21 |
Family
ID=13128973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62059985A Pending JPS63226745A (en) | 1987-03-17 | 1987-03-17 | Processor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63226745A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005062182A1 (en) * | 2003-12-19 | 2005-07-07 | Renesas Technology Corp. | Semiconductor integrated circuit device |
-
1987
- 1987-03-17 JP JP62059985A patent/JPS63226745A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005062182A1 (en) * | 2003-12-19 | 2005-07-07 | Renesas Technology Corp. | Semiconductor integrated circuit device |
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