JPS63221733A

JPS63221733A - 受信装置

Info

Publication number: JPS63221733A
Application number: JP62053981A
Authority: JP
Inventors: Noriaki Kondo; 近藤　則昭
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-03-11
Filing date: 1987-03-11
Publication date: 1988-09-14
Anticipated expiration: 2010-09-20
Also published as: JPH0787451B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、公衆網や構内網等におけるディジタル加入
者線伝送方式の受信装置に関する。

（従来の技術）このような伝送方式について、文献：■電子通信学会論文誌ＢＶｏｌ、Ｊ６９−Ｂ　Ｎｏ、８７６６頁〜７７４頁「ピ
ンポン伝送方式における波形伝送系の検討」及び文献■昭和５９年度電子通信学会通信部門全国大会ｒ　
３２０ｋｂｉｔ／ｓ　ＬＴ用タンクレス　クロック再生
方式」に開示されている。

特に、文献■は、ディジタル加入者線伝送方式全体につ
いて記述されたものであり、文献■は、該伝送方式のク
ロック再生方式におけるエツジ検出によるタイミング抽
出法についで記述したものである。

ディジタル加入者線伝送方式の受信部の自動等化系は、
伝送路における波形歪の補償を、等止器の出力信号レベ
ルを観測することにより、自動的にアダプティブに行う
のが一般的である。

第２図は、このようなりロック再生方式を用いて等化出
力信号の識別を行う従来の受信装置の一構成を示すブロ
ック図及び第３図は横軸に時間及び縦軸に電圧を取って
それぞれ示したタイミング波形図である。この発明の理
解を容易にするために先ずこの受信装置につき説明する
。

第２図に示す受信装置において、１は、加入者線を通じ
て受信される伝送信号の入力端子であり、この入力端子
１に入力された受信信号はディジタル自動等止器（以下
、単に等止器と称する）２に入力され、等化出力端子３
に受信信号に対応した等化出力信号５．１出力する。こ
の等止器２は等化制御回路１３の端子５からの等化制御
信号を制御信号入力端子４に加えることにより制御され
る。等化制御回路１３は、この等化出力信号Ｓ７を端子
８より加え、レベル検出回路７により設定された基準値
と比較され基準値より大きければ端子９よりハイレベル
のディジタル信号を出力し、基準値より小さければ端子
１０よりハイレベルのディジタル信号を出力する。端子
９及び１０からの信号は、それぞれアップダウンカウン
タ６のカウント端子１１及び１２に加えられる。アップ
ダウンカウンタ６は、カウント端子１１．１２の信号に
応じて計数値を変動させ、端子５より計数値を等化制御
信号としで出力する。この計数値は、等化器２０等化制
御端子４に加えられる。

この等止器２には、標準的な伝送線路の伝送特性に対し
補償する等化関数が組み込まれてあり、計数値すなわち
等化制御信号によって等止器２の等化出力信号ＳＮのレ
ベルを一定となるよう制御し、同時に等化器入力レベル
を基に等化関数を選択する。従って等化制御回路１３の
端子５の等化制御信号は、等化関数の選択と利得設定の
ための選択信号と考えることも出来る。この等化器２０
等化関数はＮ個用意されるが、限られた資源のなかで実
現できる等化関数に限度があるので、等化出力波形は篤
３図（Ａ）に横軸に時間及び縦軸に電圧をとってそれぞ
れ例示した孤立等化出力波形Ｓｏ　、Ｓｚ　、Ｓ２のよ
うに、立ち上り傾斜、振幅等が異なって同一波形となら
ないのが一般的である。

等化出力信号ＳＮの一部は、識別用クロック信号を再生
するための基準となるタイミング信号を抽出するタイミ
ング信号抽出回路３４に送る。従って、この信号８．４
はこの抽出回路３４の端子１４ヲ通して整流器１５に加
えられ端子１６より出力する。この整流器１５は、負極
性のパルスを正極性のパルス（こ変換するものである。

整流された信号は、端子１６ヲ通しでコンパレータ１９
に加えられ、端子１７に加えられる基準電圧Ｖ。を有す
る基準電圧源１７と比較され、端子１６の整流信号の電
圧が基準電圧Ｖｏを越えるとハイレベルの論理信号を、
又、基準電圧Ｖ。より低ければロウレベルの論理信号を
端子２０より出力する。尚、この基準電圧Ｖ。は通常は
等化出力信号ＳＮのど−り値の１／２程度の値に設定す
るのが好ましい、端子２０にあける論理信号を立上りエ
ツジ検出回路２１に加えることより、立ち上りエツジ検
出信号ＴｉｍＮ（但し、Ｎは等化出力信号ＳＮのＮに対
応する数を表わす）を得る。この立ち上りエツジ検出回
路２１は、以下のような構成となっている。端子２０は
、アンド回路１８の第１の入力端子２２と、排他的論理
和回路２３の第１の入力端子２４と、遅延回路２５の入
力端子とにそれぞれ接続されている。遅延回路２５の出
力端子は、排他的論理和回路２３の第２の入力端子２６
に接続され、この回路２３の出力端子・は、アント回路
１８の第２の入力端子２７に接続され、アンド回路１８
の出力端子を、立ち上りエツジ検出回路２１の出力端子
すなわちタイミング信号抽出回路３４の出力端子２日と
するものである。従って、端子１６に入力される信号波
形を例えば第３図（Ａ）にＳｏ　　（ピーク値をＶｐと
する）で示す信号波形であったとすると（尚、この場合
、信号波形Ｓ０は等化出力端子３における波形であるが
、説明の都合上整流器１５の出力端子１６での信号波形
と同一とする）、基準電圧Ｖ。に対しタイミング信号抽
出回路３４から抽出され端子２８に得られるタイミング
信号波形は、第３図（Ｂ）にＴ　ｉｍｏで示す波形とな
る。端子２８に得られたタイミング信号は、端子２９を
通じてクロック再生回路３０に入力される。このクロッ
ク再生回路３０は、フェイズロックループ（ＰＬＬ）や
クンク回路等で構成される。

一方端子３１ヲ通じて識別器３２のクロック入力端子３
３には、等化出力信号Ｓ２が加えられ、この端子３３に
加えられるクロック再生回路３０の出力であるクロック
信号（ＣＫ、（Ｎ＝Ｏ１１，２・・・））を基に識別器
３２においで等化出力信号ＳＮを識別する。前述したよ
うに等化出力信号ＳＮの波形を第３図（Ａ）に示すＳ。

とすると、最適な識別点は時刻ｔ。における点Ｐ。（こ
こでは信号レベルが最大値Ｖｐを示す点を最適１点とし
た）となる。

そこで、従来は、全ての等化出力信号Ｓｓ　　（Ｎ＝０
．１．２・・・）に対し、コンパレータ１９の基準電圧
Ｉ　Ｖ　ｏに固定し、この等化出力信号ＳＮに基づいて
得られたタイミング信号Ｔ　ｉｍｏから最適点までの、
一定時間Ｔ。分だけ遅延させてクロック再生回路３０か
ら識別用クロック信号ＧＫ。

を発生するように、当該クロック再生回路３０ヲ構成し
でいる。

ところで、伝送路が別の回線で、等化関数が別の間数を
選択し、識別器３２の入力波形が第３図（Ａ）に示すＳ
、であったとすると、コンパレータ１９の基準電圧をｖ
ｏとしたときのタイミング信号は第３図（Ｄ）に示すＴ
ｉｍ１となる。この場合、この等化出力信号Ｓ１の最、
適識別点Ｐ１は時刻ｔ、となり、この時点はタイミング
信号Ｔｉｍ１に対し本来は時間Ｔ、たけ遅れた時点であ
る。ところが、上述したように、従来はタイミング信号
Ｔｉｍ１に対する識別用クロック信号ＧＫ、の発生は等
化出力信号Ｓ０が入力される場合と同一の遅延時Ｆｉｌ
Ｔ。たけ遅れた時刻ｔ２で発生しでしまうため（第３図
（Ｅ）９照）、この時刻ｔ２に対応する等化出力信号Ｓ
１のレベルは点Ｐ２であり、この点Ｐ２のレベルは最適
点Ｐ、のレベルよりも小さく、従って符号誤り率特性が
劣下する。

また、等化出力信号Ｓ２　　（第３図（Ａ）参照）につ
いでも同様に、タイミング信号Ｔｉｍ２（第３図（Ｈ）
９照）に対して識別用クロック信号ＣＫ２がクロック再
生回路３０から発生する時刻はこのタイミング信号Ｔ　
ｉｍ２に対し遅延時間下。たけ遅れたｔ３となり（第３
図（Ｉ）参照）、この時刻ｔ３における当該等化出力信
号Ｓ２のレベルは点Ｐ３はその最適点Ｐ、（対応時刻ｔ
４）（第３図（Ａ）？照）におけるレベルに対しで低い
ので、このクロック信号ＣＫ　２で識別を行うと符号誤
り率特性が劣下する。

（発明が解決しようとする問題点）上述の従来の受信装置の説明からも理解出来るように、
従来は、等化器の等化関数をディジタル的に切り換える
構成にし、伝送路の長さに応じて最適な等化関数を選択
するようになしでいるが、あらゆる伝送路長に対処出来
るように等化関数を用意して全ての伝送路の伝達特性の
逆の特性に一致させるよう実現させることは事実上困難
であり、通常は、等化器からの等化出力信号の波形は、
それぞれの伝送路長により異なってしまう。

従って等化器からの等化出力信号の立ち上りエツジ等の
波形を基にクロック信号を再生し、該クロック信号を基
に受信信号を識別する、文献■に開示されでいるような
受信方式の場合、受信信号の波形が伝送路長により異な
って同一でないので、再生されるクロック信号の位相が
伝送路長により異なっていた。

このように、ディジタル加入、老練伝送方式は、通信区
間の伝送路長に応じて自動的に波形歪の等化を行い該等
化波形よりクロック信号の再生を行い、該クロック信号
を基準に受信信号の識別を行うが、等化波形をあらゆる
伝送路長に対し同一の波形とすることは困難であり、最
適識別点で識別できるとは限らない。従って、クロック
位相の最適点からのずれによる劣下を許容するか、或は
回線を設定する度に手動でクロック位相を最適化する必
要があった。

この発明の目的は、伝送路長により選択される等化関数
で等化した等化波形が全く同一とはならなくとも、この
等化波形から再生されるクロック信号で、最適点で識別
できるように構成した受信装Ｍを提供することにある。

（問題点を解決するための手段）この目的の達成を図るため、この発明の受信装置によれ
ば、ディジタル自動等止器の等化制御信号を用いてコン
パレータの基準電圧を設定する閾値設定回路を具えるこ
とを特徴とするものである。

この発明の好適実施例においては、この閾値設定回路は
、ディジタル自動等化器の等化制御信号を符号変換する
デコーダと、該符号変換されたデコーダからの出力信号
を入力とし出力をコンパレータの基準電圧として供給す
るＯ／Ａコンバータとを以って構成するのが良い。

（作用）等止器から出力される等化出力信号の波形はこの等止器
に供給される等化制御信号によって選択される等化関数
に依存するので、それぞれの等化制御信号と等化出力信
号との間に対応関係がある。従って、等化制御信号毎に
対応する等化出力信号Ｓｓ　　（Ｎ＝Ｏ１１，２・・・
）′のタイミング信号の発生時点から最適点までの遅延
時間ＴＮを予め知ることが出来る。そこで、基準とする
等化出力信号Ｓ。に対するクロック信号の遅延時間Ｔｏ
を他の等化出力信号５Ｎ（Ｎ＝１．２、・・・）に対す
るタイミング信号ＴｉｍＮからそれぞれ対応するクロッ
ク信号ＣＫＮ　（Ｎ＝１．２、・・）を再生させるため
の共通の・遅延時間として利用することとすれば、それ
ぞれのタイミング信号を発生させるべき時刻ｔＮ’Ａ知
ることが出来る。

従って、この発明による上述した構成によれば、閾値設
定回路を、それぞれの等化制御信号に対応した閾値電圧
を出力するように、予め構成しておけば良いので、等化
出力信号の最適点又はその近傍の時点でクロック信号が
再生されて等化出力信号の識別を行うことが出来、従っ
て、符号誤り率特性の劣下を防止することが出来る。

（実施例）以下、第１図及び第３図を参照して、この発明の受信装
置の実施例につき説明する。

第１図は、この発明の受信装置の一実施例を示すブロッ
ク図であり、第２図に示した構成成分と同一の構成成分
については同一符号を付して示し、その詳細な説明は省
略する。また、第１図において、立上がりエツジ検出回
路２１の構成は第２図の場合と同様に構成し得るので、
その内部構成は省略して示しである。

この発明は、第１図（こ示すように、ディジタル加入者
線伝送方式におけるディジタル的に制御する自動等止器
２を含み、この自動等化器２の等化出力信号５Ｎ（Ｎ＝
１．２、・・・）の波形の立ち上りエツジ等よりタイミ
ング信号ＴｉｍＮ（Ｎ＝１．２、・・・）を抽出し、抽
出したタイミング信号Ｔ　ｉｍＮを基にクロック信号Ｃ
に、（Ｎ＝１．２、・・・）を再生し、このクロック信
号ＧＫ。

を基に等化出力信号ＳＮを識別する受信装置において、
自動等化器２の等化間数の選択による各等化出力信号Ｓ
Ｎの波形のばらつきをに起因する識別用クロック信号の
位相の最適点ｔＮからのずれを補償するために、等化出
力信号波形の変化点より抽出するタイミング信号Ｔ　ｉ
ｍＮのタイミングを、コンパレータ１９の閾値である基
準電圧を変えることによって、制御する構成となってい
る。そして、この実施例では、このコンパレータ１９の
閾値電圧を変える回路として、好ましくは、自動等化器
２の等化制御信号を用いて（ｔ、Ｉ　Ｔｏ）の時点でタ
イミング信号Ｔ　ｉｍＮを発生させるような基準電圧ｖ
、ｌＩを設定する閾値設定回路４０を設ける。

この実施例では、この閾値設定回路４０をデコーダ４１
及びＤ／Ａコンバータ４２ヲ以って構成し、デコーダ４
１の入力端子４３ヲ等化制御回路１３の端子５にそれぞ
れ接続して等化制御信号の符号変換した出力を端子４４
へそれぞれ出力させる。この符号変換された出力を入力
としてＤ／Ａコンバータ４２へ供給し、これより閾値電
圧を基準電圧ＶＮ（Ｎ＝１．２、・・・）としてコンパ
レータ１９の端子１７へ入力させるように構成する。

次に、この受信製画の動作を説明する。

第２図の従来装置につき説明した場合と同様に、等止器
２からの等化出力信号ＳＮとして、第３図（Ａ）に例示
するＳ。、Ｓ＋及びＳ２が選択され出力されるとする。

そしてクロック再生回路３０からの識別用クロック信号
ＯＫ、は、等化出力信号Ｓｏのタイミング抽出信号Ｔｉ
、ｍＯから最適識別点までの一定遅延時間Ｔ０と同じ遅
延時間だけ遅れでそれぞれ発生する。

従って、例えば等化出力信号が第３図（Ａ）に示すＳ、
であると、前述したように、対応する識別用クロック信
号ＧＫ、はクロック再生回路３０からタイミング信号Ｔ
ｉｍｅ（第３図（Ｄ））から遅延時間Ｔ。たけ遅れた時
刻ｔ２で発生するはずであるが（第３図（Ｅ））　、こ
の等化出力信号Ｓ。

のための等化制御信号が閾値設定回路４０に供給されて
そのデコーダ４１でこの等化出力信号Ｓｌ（こ対する最
適な閾値電圧を与えるべき信号に符号変換した後、当該
信号をＤ／Ａコンバータ４２でアナログ信号に変換して
コンパレータ１９の基準電圧Ｖ＋として供給する。従っ
て、この基準電圧ｖ１を基準として当該コンパレータ１
９においで等化出力信号のレベルとの比較が行われ、そ
の結果立上りエツジ検出回路２１の端子２８には第３図
（Ｆ）に示すタイミング信号Ｔｉｍ’ｌが発生し、この
タイミング信号Ｔｉｍ″　１に基づいてクロック再生回
路３０からは遅延時間Ｔ。たけ遅れた時刻１＋　　（等
化出力信号波形Ｓｌに対して最適点）で第３図（Ｇ）に
示すようなり口・ンク信号ＧＫ’　、が発生する。

従って、識別器３２においては、・このクロック信号Ｃ
Ｋ’　、の時点ｔ１で識別が行われ、この時点では等化
出力信号Ｓ、の最大レベルＰ、に対応するので、符号誤
り率特性の劣化はない。

また、等化出力信号波形が第３図（Ａ）に示すようなＳ
２の場合には、同様に、その等化制御信号に対応して閾
値電圧設定回路４０からコンパレータ１９の基準電圧を
Ｖ２と設定し、これに応じてタイミング信号抽出回路３
４がら第３図（Ｊ）に示すようなタイミング信号Ｔｉｍ
″２が発生し、このタイミング信号Ｔｉｍ’２に応答し
てクロック再生回路３０から遅延時間Ｔ。たけ遅れた時
刻ｔ４に第３図（に）に示すようなりロック信号ＧＫ’
　２が識別器３２に供給される。従って、この識別器３
２においては２．対応する等化出力信号Ｓ２の識別がこ
の時刻ｔ４において行われるが、この時刻ｔ４はこの波
形の最大レベル（ピーク値）を与える最適点であるので
、符号誤り率特性が劣化することがない。

このように、この発明では、タイミング信号と識別用ク
ロック信号との発生時間間隔（遅延時間）が共通の一定
なＴ。とじた場合に、コシパレータ１９の基準電圧ＶＮ
を基にして、閾値設定回路４０から、等化制御信号に対
応する等化出力信号ＳＮに最適な基準電圧ｖＮを設定し
、この基準電圧ｖＮに基づいで当該等化出力信号ＳＮの
最適識別点ｔ８かう時間間隔Ｔ。たけ前の時点においで
タイミング信号Ｔ　ｉｍＮを発生するように設計しであ
るので、それぞれに等化出力信号ＳＮをそれぞれ最適な
認識時刻において最適なタイミングで識別することが出
来る。

この発明は上述した実施例にのみ限定されるものではな
く、設計に応じて種々の変更又は変形を行い得ること明
らかである。

例えば、上述した実施例では閾値設定回路をデコーダと
Ｄ／Ａコンバータとを以って構成しているが、何らこの
構成に限定されるものではなく、タイミング信号の発生
させる時刻を原則として等化出力信号毎に変えそれより
一定の時間遅延Ｔ０だけ遅れでクロック再生回路から対
応する識別用クロック信号を識別器に出力するように、
等化制御信号に応じた閾値電圧をコンパレータの基準電
圧としで出力出来る構成となっていれば、どのような構
成であっても良い。

又、この基準電圧は個別の等化出力信号に対し個別に異
なる値として設定するのが好ましいが、必ずしもその必
要はなく、等化出力信号の波形が類似しでいて識別のた
めのタイミング時点が多少ずれたとしても符号誤り率に
劣下をきたさないならば、これら類似の波形の等化出力
信号に対しでは、基準電圧を同一量としで設定してもよ
い。

又、この闇値設定回路を設計に応じハード構成又はソフ
ト構成とすることが出来、いずれにしでも、この閾値設
定回路を従来技術を用いて容易に形成することが出来る
。

又、この閾値設定回路が組み込まれる受信装置°の各構
成部分も、第１図及び第２図を用いて説明した構成とは
具なる構成としでもよいこと明らかである。

このように、この発明の受信装置によれば、予め用意さ
れていて等化制御信号により選択される等化間数に基づ
いて出力される等化出力信号の波形が決まるので、等化
間数を選択する端子の制御信号の一部を閾値設定回路３
６に加え、その閾値電圧を、タイミング信号抽出回路の
コンパレータの基準電圧として、当該選択される等化関
数に対し最適となるよう制御する。よって入力クロック
端子に得られるクロック信号は、常に最適なタイミング
で識別器３２を動作させることができるので、第２図に
示す従来構成の場合に対し、符号誤り率特性において好
結果が期待できる。

（発明の効果）上述した説明から明らかなように、この発明の受信装置
によれば、複数個用意された等化関数に対し、等化間数
を選択する制御信号を利用してタイミング抽出のための
コシパレータの閾値を闇値設定回路で制御して、よって
タイミング信号を抽出するタイミングを制御し、抽出さ
れたタイミング信号を入力とするクロック再生回路から
、識別用クロック信号の位相を最適化出来るので、自動
等化器の選択される等化関数の違いによる識別用すなわ
ち再生クロック信号のずれによる符号誤り率特性の劣下
の防止が期待できる。

【図面の簡単な説明】

第１図はこの発明の受信装置の構成の一実施例を示すブ
ロック図、第２図は従来の受信装置の一構成例を示すブロック図、第３図はこの発明及び従来の受信装置の説明に供するタ
イミングの説明図である。１．２２．２４．２６．２７−・・入力端子２・・・デ
ィジタル自動等化器３・・・等化出力端子、　　４・−制御信号入力端子５
．８．９．１０．１４．１６．１７．２ｏ、２９．３１
−・・端子６・・・カウンタ、　　　　　７・・・レベ
ル検出回路１１、＋　２−・・カウント端子１３−・・等化制御回路、　　＋　５−・・整流回路１
８−・・アンド回路、　　　　１９−・・コンパレータ
２１−・・立上りエツジ検出回路２３−・・排他的論理和回路２５−・・遅延回路、　　　　２８−・・出力端子３０
−・・クロック再生回路３２−・・識別器、　　　　　３３−・・クロック入力
端子３４−・・タイミング信号抽出回路　　　　　４０
−・・閾値設定回路、　　４１−・・デコーダ４２−Ｄ
　／　Ａコンバータ４３．４４−・・端子。

Claims

【特許請求の範囲】

（１）伝送線路を経て受信される受信信号に対応した等
化出力信号を生じ、該等化出力信号のレベルを等化制御
回路で検出し検出レベルに応じた等化制御信号によって
等化出力信号のレベルを一定にするディジタル自動等化
器と、前記等化出力信号のレベルと基準電圧とを比較す
るコンパレータが設けられ該コンパレータの比較結果を
基にタイミング信号を抽出するタイミング信号抽出回路
と、該タイミング信号を基に識別用クロック信号を再生
するクロック再生回路と、前記識別用クロック信号で前
記等化出力信号を識別する識別器とを具える受信装置に
おいて、前記ディジタル自動等化器の等化制御信号を用いて前記
コンパレータの基準電圧を設定する閾値設定回路を具えることを特徴とする受信装置。
（２）前記閾値設定回路は、前記ディジタル自動等化器
の等化制御信号を符号変換するデコーダと、該符号変換
された該デコーダからの出力信号入力とし出力を前記コ
ンパレータに基準電圧とするＤ／Ａコンバータとを具えることを特徴とする特許請求の範囲第１項に記載の
受信装置。