JPS6321937B2 - - Google Patents
Info
- Publication number
- JPS6321937B2 JPS6321937B2 JP55175827A JP17582780A JPS6321937B2 JP S6321937 B2 JPS6321937 B2 JP S6321937B2 JP 55175827 A JP55175827 A JP 55175827A JP 17582780 A JP17582780 A JP 17582780A JP S6321937 B2 JPS6321937 B2 JP S6321937B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- memory
- select signal
- general
- general power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005856 abnormality Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 12
- 230000006870 function Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 230000005055 memory storage Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
- H02H7/20—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for electronic equipment
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ電源装置に係り、特に一般電
源遮断時にメモリ記憶内容を保護するメモリ電源
装置に関する。
源遮断時にメモリ記憶内容を保護するメモリ電源
装置に関する。
一般に、記憶内容を保持するため定常的にエネ
ルギー（電力）を必要とする記憶装置（メモリ）
用の電源装置は、電源断に備えてメモリ記憶内容
保護用の補助電源が設けられている。この従来の
メモリ電源装置を第１図に示す。図中、１はメモ
リ、４はCMOS構成のアンドゲート、３は補助
電源、２は前記メモリ１及びアンドゲート４並び
に補助電源３に電力を供給するための一般電源で
ある。また、８は一般電源２が遮断した場合、異
常信号６によりメモリセレクト信号５をアンドゲ
ート４にて阻止し、メモリ１へのアクセスを防止
する電源異常検出回路である。
ルギー（電力）を必要とする記憶装置（メモリ）
用の電源装置は、電源断に備えてメモリ記憶内容
保護用の補助電源が設けられている。この従来の
メモリ電源装置を第１図に示す。図中、１はメモ
リ、４はCMOS構成のアンドゲート、３は補助
電源、２は前記メモリ１及びアンドゲート４並び
に補助電源３に電力を供給するための一般電源で
ある。また、８は一般電源２が遮断した場合、異
常信号６によりメモリセレクト信号５をアンドゲ
ート４にて阻止し、メモリ１へのアクセスを防止
する電源異常検出回路である。
この従来のメモリ電源装置は、一般電源２の正
常時、一般電源２が、メモリ１への給電及び補助
電源３への充電を行なうと共に、電源異常検出回
路８を駆動して信号６をオンさせることにより、
CMOS′構成のアンドゲート４が開き、メモリ１
へのチツプセレクト信号５によるアクセスが行な
われる。また、一般電源２の電圧が降下あるいは
遮断した場合、アンドゲート４には補助電源３か
らの電力が供給されるが、異常検出回路８の出力
信号６がオフすることにより、アンドゲート４が
閉じ、メモリ１へのアクセスが禁止される。
常時、一般電源２が、メモリ１への給電及び補助
電源３への充電を行なうと共に、電源異常検出回
路８を駆動して信号６をオンさせることにより、
CMOS′構成のアンドゲート４が開き、メモリ１
へのチツプセレクト信号５によるアクセスが行な
われる。また、一般電源２の電圧が降下あるいは
遮断した場合、アンドゲート４には補助電源３か
らの電力が供給されるが、異常検出回路８の出力
信号６がオフすることにより、アンドゲート４が
閉じ、メモリ１へのアクセスが禁止される。
しかしながら前記従来のメモリ電源装置は、
CMOS構成のアンドゲートのスイツチング速度
が遅いため、メモリ１の高速アクセスができない
と言う問題点を有する。更らには、メモリの動作
保持電圧よりCMOS構成のアンドゲートの動作
電圧が一般に高いため、常に高い方の電圧を一般
電源及び補助電源から供給しなければならないと
いう問題点をも有する。
CMOS構成のアンドゲートのスイツチング速度
が遅いため、メモリ１の高速アクセスができない
と言う問題点を有する。更らには、メモリの動作
保持電圧よりCMOS構成のアンドゲートの動作
電圧が一般に高いため、常に高い方の電圧を一般
電源及び補助電源から供給しなければならないと
いう問題点をも有する。
本発明の目的は、前記従来の問題点を除去する
ことであり、メモリへの高速アクセスが可能であ
つて、かつメモリの動作電圧の保証値限度まで電
源の電圧降下を許容することができるメモリ電源
装置を提供することである。
ことであり、メモリへの高速アクセスが可能であ
つて、かつメモリの動作電圧の保証値限度まで電
源の電圧降下を許容することができるメモリ電源
装置を提供することである。
以下本発明の一実施例を図面を用いて詳細に説
明する。第２図は本発明によるメモリ電源装置を
示す図である。
明する。第２図は本発明によるメモリ電源装置を
示す図である。
図に示す如く、本発明によるメモリ電源装置
は、一般電源２と並列接続された電源異常検出回
路８と、該検出回路８の出力信号６により駆動さ
れるトランジスタ９と、チツプセレクト信号５に
より駆動されるトランジスタ１１を含み、該トラ
ンジスタ９のコレクタ出力信号のオン、オフを制
御するセレクト信号制御回路、例えばオープンコ
レクタTTLIC４′とを備えている。尚、前記トラ
ンジスタ９はPNPトランジスタ、トランジスタ
１１はNPNトランジスタである。
は、一般電源２と並列接続された電源異常検出回
路８と、該検出回路８の出力信号６により駆動さ
れるトランジスタ９と、チツプセレクト信号５に
より駆動されるトランジスタ１１を含み、該トラ
ンジスタ９のコレクタ出力信号のオン、オフを制
御するセレクト信号制御回路、例えばオープンコ
レクタTTLIC４′とを備えている。尚、前記トラ
ンジスタ９はPNPトランジスタ、トランジスタ
１１はNPNトランジスタである。
このメモリ電源装置は、一般電源２が正常の場
合、電源異常検出回路８を介して出力される信号
６がオンであることによりトランジスタ９が駆動
される。この駆動状態において、チツプセレクト
信号５によりTTLIC４′のトランジスタ１１がオ
ン・オフ制御されることにより、該チツプセレク
ト信号５に応じたセレクト信号７がメモリ１に入
力される。この様に、一般電源正常時は、チツプ
セレクト信号５に応じたセレクト信号７が、メモ
リ１をアクセスすることができる。尚、この場
合、補助電源３は、一般電源２により常に充電さ
れていることは言うまでもない。
合、電源異常検出回路８を介して出力される信号
６がオンであることによりトランジスタ９が駆動
される。この駆動状態において、チツプセレクト
信号５によりTTLIC４′のトランジスタ１１がオ
ン・オフ制御されることにより、該チツプセレク
ト信号５に応じたセレクト信号７がメモリ１に入
力される。この様に、一般電源正常時は、チツプ
セレクト信号５に応じたセレクト信号７が、メモ
リ１をアクセスすることができる。尚、この場
合、補助電源３は、一般電源２により常に充電さ
れていることは言うまでもない。
また、一般電源２の電圧が降下あるいは遮断し
た場合、メモリ１に補助電源３の電力が供給され
ると共に、電圧異常検出回路８の出力信号６がオ
フし、トランジスタ９がオフすることにより、チ
ツプセレクト信号５に応じてTTLIC４′から出力
されるセレクト信号７はプルダウン抵抗１０によ
つてオフとなる。故にメモリ１へのセレクト信号
７によるアクセスが禁止され、記憶内容の保護を
行なうことができる。
た場合、メモリ１に補助電源３の電力が供給され
ると共に、電圧異常検出回路８の出力信号６がオ
フし、トランジスタ９がオフすることにより、チ
ツプセレクト信号５に応じてTTLIC４′から出力
されるセレクト信号７はプルダウン抵抗１０によ
つてオフとなる。故にメモリ１へのセレクト信号
７によるアクセスが禁止され、記憶内容の保護を
行なうことができる。
以上述べた如く、本発明によれば、電源異常検
出回路の出力信号によつてメモリのセレクト信号
を制御することにより、メモリアクセスの高速化
を計ることができると共に、メモリ動作電圧の保
証値限度まで電源の電圧降下を許容するメモリ電
源装置を提供することができる。
出回路の出力信号によつてメモリのセレクト信号
を制御することにより、メモリアクセスの高速化
を計ることができると共に、メモリ動作電圧の保
証値限度まで電源の電圧降下を許容するメモリ電
源装置を提供することができる。
第１図は従来技術によるメモリ電源装置を示す
図、第２図は本発明によるメモリ電源装置の一実
施例を示す図である。 １……メモリ、２……一般電源、３……補助電
源、４′……信号制御回路、５……チツプセレク
ト信号、６……電源異常検出信号、７……セレク
ト信号、８……電源異常検出回路、９……PNP
トランジスタ、１０……プルダウン抵抗、１１…
…NPNトランジスタ。
図、第２図は本発明によるメモリ電源装置の一実
施例を示す図である。 １……メモリ、２……一般電源、３……補助電
源、４′……信号制御回路、５……チツプセレク
ト信号、６……電源異常検出信号、７……セレク
ト信号、８……電源異常検出回路、９……PNP
トランジスタ、１０……プルダウン抵抗、１１…
…NPNトランジスタ。
Claims (1)
- １ 一般電源が所定電圧の場合該一般電源より給
電され、一般電源の異常を電源異常検出回路が検
出した場合、前記一般電源により充電された補助
電源が該メモリに給電を行なうと共に、メモリへ
のセレクト信号によるアクセスを禁止する機能を
備えるメモリ電源装置において、ベース端子に該
異常検出回路の出力信号、エミツタ端子に一般電
源出力が接続されるPNPトランジスタと、前記
セレクト信号がベース端子に入力されると共にエ
ミツタ接地されたNPNトランジスタを含むセレ
クト信号回路と、前記PNPトランジスタ及び
NPNトランジスタのコレクタ端子並びに一端が
接地されたプルダウン抵抗の他端を接続すると共
に、該接続端が前記メモリに入力する回路とを備
えることを特徴とするメモリ電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175827A JPS57100520A (en) | 1980-12-15 | 1980-12-15 | Memory power supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175827A JPS57100520A (en) | 1980-12-15 | 1980-12-15 | Memory power supply circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100520A JPS57100520A (en) | 1982-06-22 |
| JPS6321937B2 true JPS6321937B2 (ja) | 1988-05-10 |
Family
ID=16002908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55175827A Granted JPS57100520A (en) | 1980-12-15 | 1980-12-15 | Memory power supply circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100520A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154571U (ja) * | 1986-03-19 | 1987-10-01 | ||
| JPH03286215A (ja) * | 1990-03-30 | 1991-12-17 | Mitsumi Electric Co Ltd | メモリバックアップ回路 |
-
1980
- 1980-12-15 JP JP55175827A patent/JPS57100520A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100520A (en) | 1982-06-22 |
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