JPS632155B2 - - Google Patents

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JPS632155B2
JPS632155B2 JP15528381A JP15528381A JPS632155B2 JP S632155 B2 JPS632155 B2 JP S632155B2 JP 15528381 A JP15528381 A JP 15528381A JP 15528381 A JP15528381 A JP 15528381A JP S632155 B2 JPS632155 B2 JP S632155B2
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JP
Japan
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wiring
type
layer
gallium arsenide
semi
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JP15528381A
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English (en)
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JPS5856471A (ja
Inventor
Hidetake Suzuki
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】 本発明は、複数のゲート電極とそれらのゲート
電極のそれぞれを挾んでソース電極とドレイン電
極とが交互に設けられている、いわゆる、櫛型構
造を有し、砒化ガリユウム(GaAs)基板に形成
された電界効果トランジスタの電極配線の改良に
関する。
化合物半導体特に砒化ガリユウム(GaAs)を
使用した半導体装置は、その電子移動度が大きい
こと、微細パターンの形成が可能であること等
種々な理由により、高周波特性がすぐれており、
高出力化が容易であるため、マイクロ波用電力ト
ランジスタとして多く使用されており、又、その
集積度を更に向上するための努力がなされてい
る。
従来技術における砒化ガリユウム(GaAs)ベ
ースの電界効果トランジスタにおいては、クロー
ム(Cr)等のドープされた半絶縁性砒化ガリユ
ウム(GaAs)基板上にn型砒化ガリユウム
(GaAs)層をエピタキシヤル成長させ、この層
をチヤンネルとして利用することとし、この層上
にゲート電極、ソース電極、ドレイン電極を配設
し、かくして形成された素子を囲む領域からはn
型エピタキシヤル層をメサエツチする手法が多く
使用されているが、メサエツチされた段差を有す
るものは集積化に不適切であり、又、エピタキシ
ヤル成長を使用するよりイオン注入法を使用する
ことが工程的にも有利であるため、イオン注入法
を活用したプレーナ型の砒化ガリユウム
(GaAs)ベースの電界効果トランジスタの開発
が望まれている。
一方、その高出力化のためには、ゲート電極を
複数とし、各々のゲート電極を挾んでソース電極
とドレイン電極とを交互に配置した、いわゆる櫛
型構造が有利である。かかる構造にあつては、ゲ
ート電極幅を極力小さくする必要がある。一方、
各配線特にソース・ドレイン用配線はある程度の
電流容量を必要とするから各配線特にソース・ド
レイン用配線の幅はある程度大きくしなければな
らない。したがつて、各配線間隔を極めて狭くす
る必要のある場合が存在する。
クローム(Cr)等をドープした半絶縁性の砒
化ガリユウム(GaAs)には本来p型の不純物も
n型の不純物もかなりな量残留していることが一
般であるから、電界条件、温度条件等によつては
これらの導電性不純物が絶縁破壊の原因となりう
る筈であり、配線間絶縁耐力の信頼性に疑問のあ
ることが砒化ガリユウム(GaAs)を使用する半
導体装置の本来的欠点の一つであるが、特に上記
の櫛形構造においては、この欠点が顕在化し、致
命的欠点となり、この欠点の解消された櫛型構造
を有する砒化ガリユウム(GaAs)ベースの電界
効果トランジスタの開発が望まれていた。
本発明の目的は、半絶縁性の砒化ガリユウム
(GaAs)基板表層に埋設されたn型領域(以下
活性層という。)を使用して形成するプレーナ型
であり、かつ、櫛型構造の電界効果トランジスタ
において、その各配線と基板との絶縁耐圧の改善
された電界効果トランジスタを提供することにあ
る。
その要旨は、上記の電界効果トランジスタにお
いて、ゲート電極、ソース電極、ドレイン電極に
接続される配線の少なくとも一つは上記の砒化ガ
リユウム(GaAs)基板の表層に埋設されたn型
領域(以下配線用n型層という。)上に配設する
こととし、この配線の幅は配線用n型層の幅より
狭いことにある。次に、配線用n型層のn型不純
物濃度は、砒化ガリユウム(GaAs)基板に残留
しているn型不純物濃度の10倍程度以上あること
が効果を顕著に向上させる要件であり、基板に残
留するn型不純物濃度は通常1014/cm3程度である
から、配線用n型層のn型不純物濃度は1015/cm3
以上あることが望ましい。第2に、配線用n型層
の効果が確実に発揮されるにはそのn型層の厚さ
が一定の値以上であることが必要であるが、この
許容最小厚さは基板に形成したn型層の不純物濃
度が増加するにしたがつて小さくなる傾向が認め
られ、一方、基板に形成すべきn型層の含有不純
物の濃度が1015/cm3程度の場合その許容最小厚さ
は1000Åである。又、基板に形成するn型層の不
純物濃度が1017/cm3程度と高い場合は許容最小厚
さも小さくなり、100Å程度となる。第3に、配
線用n型層の幅とこれと対応する配線の幅との差
は大きいことが安全であるが、その必要最小限の
値はその配線に印加される電圧に応じて大きくな
り、通常使用される10V程度ではパターニングの
限界である1μm(片側0.5μm)で十分であるが、
100V程度に対しては2μm(片側1μm)程度が必要
である。
以下、本発明の着想から発明への具体化に至る
過程について説明する。まず、本発明の発明者
は、半絶縁性砒化ガリユウム(GaAs)基板の一
部領域にシリコン(Si)をイオン注入して活性層
を形成し、この活性層を利用してプレーナ型電界
効果トランジスタを形成した。ここで、ソース電
極、ドレイン電極に接続される配線は半絶縁性砒
化ガリユウム(GaAs)基板上に配設した。この
試作品に対し、ゲート電圧を調整してチヤンネル
の抵抗を大きくしておき、ソース電極・ドレイン
電極間の電圧を増大しても活性層の温度が過度に
上昇しない条件の下においてソース電極・ドレイ
ン電極間の電圧を次第に上昇させて絶縁破壊に至
る試験を実施した。この破壊試験で観察されたこ
とは絶縁破壊の発生した箇所は活性層上ではなく
半絶縁性基板上においてであることであつた。
そこで、この現象を再確認する試験を下記のと
おり実施した。すなわち、まず、第1図に示すよ
うに、半絶縁性砒化ガリユウム(GaAs)基板1
上に間隔X1を離して1対の金属層2を形成し、
この間隔X1を0.5μm乃至30μmの間変化させ、こ
れら金属層2間を絶縁破壊させて、間隔X1と絶
縁破壊電圧VBとの関係を測定して、第2図に示
す結果を得た。図は間隔長X1の対数と絶縁破壊
電圧VBの対数とを示す。次に、第3図に示すよ
うに、半絶縁性砒化ガリユウム(GaAs)基板1
の表層の一部領域に選択的にn型不純物がイオン
注入された領域3を間隔X2を離して形成し、そ
の上に一対の金属層2をオーミツク接触させて形
成し、この間隔X2を0.5μm乃至30μmの間変化さ
せ、金属層2間を絶縁破壊させて、間隔長X2
絶縁破壊電圧VBとの関係を測定して第4図に示
す結果を得た。図は間隔長X2の対数と絶縁破壊
電圧VBの対数とを示す。
第2図、第4図を比較すれば明らかなように、
半絶縁性砒化ガリユウム(GaAs)基板は意外に
絶縁耐力に乏しいことが発見され、従来かたく信
じられていたクローム(Cr)ドープ等のなされ
た半絶縁性の砒化ガリユウム(GaAs)等の化合
物半導体の絶縁耐力に対する信頼性は誤であつた
ことが確認された。
上記の実験結果にもとづき、半絶縁性の砒化ガ
リユウム(GaAs)を基板として櫛型構造の電界
効果トランジスタを製造する場合、各電極と接続
される配線、特に、隣接する配線間の距離が接近
しているものや、基板上に配設される第1層配線
(誘電体を介して配設される第二、第三層は除
く。)等は、直接基板上に配設するのではなく、
半絶縁性の砒化ガリユウム(GaAs)基板の表層
にn型領域(配線用n型層)を形成し、その上に
配線を配設すれば、上記の目的を実現しうるもの
と結論した。
この結論にもとづき、この効果の確認をなす実
験を繰り返し、下記の事実を確認した。まず、配
線用n型層のn型不純物濃度と絶縁耐力向上効果
との相関関係については、配線用n型層の不純物
濃度が基板に残留しているn型不純物濃度の10倍
の不純物濃度の点で効果が顕著に向上し、それ以
下の濃度差では効果が必ずしも顕著でないことが
明らかになつた。基板の残留n型不純物濃度は
1014/cm3程度が一般であるから、配線用n型層の
不純物濃度は1015/cm3程度以上が望ましい。第2
に、配線用n型層の厚さと絶縁耐力向上効果との
相関関係については、この厚さが大きい程絶縁耐
力の向上に有効ではあるが、配線用n型層の不純
物濃度と大きな相関関係が認められ、配線用n型
層の不純物濃度が大きいときは配線用n型層の厚
さも薄くてさしつかえない事実が明らかになつ
た。その有効最小厚さは基板の残留n型不純物濃
度が1017/cm3以上である場合100Å程度であり、
基板の残留n型不純物濃度が1015/cm3程度である
場合1000Åである。第3に、配線用n型層の幅と
これに対応する配線の幅との差と絶縁耐力の向上
効果との相関関係については、配線に印加される
電圧との相関関係が認められ、10V程度あれば、
幅に差があることが確認できる程度(片側0.5μm
程度)あれば十分本発明の効果は認められたが、
100V程度である場合は幅の差は2μm(片側1μm)
程度必要である事実が認められた。
以上の構成を有する櫛型構造の電界効果トラン
ジスタ、すなわち、本発明の一実施例に係る砒化
ガリユウム(GaAs)ベースの電界効果トランジ
スタの断面図と平面図とを、それぞれ、第5図と
第6図とに示す。図において、1は半絶縁性砒化
ガリユウム(GaAs)基板であり、4はシリコン
(Si)等n型の不純物をイオン注入の上熱処理を
施して形成した活性層である。5はシリコン
(Si)等n型の不純物を更にイオン注入の上熱処
理を施して形成したソース・ドレイン領域であ
る。このソース・ドレイン領域は、平面図に示す
ように、そのまま延長して本発明の要旨である配
線用n型層51となる。6,7は、それぞれ、ソ
ース・ドレイン電極であり、金・ゲルマニユウム
(Au・Ge)等を蒸着の上パターニングし、熱処
理を施してオーミツクコンタクトとなしてある。
このソース・ドレイン電極は、平面図に示すよう
に、そのまま配線用n型層51上にも延長してソ
ース・ドレイン配線61,71となる。8はシヨ
ツトキバリヤゲート電極でありアルミニユウム
(Al)等を蒸着の上パターニングして形成され
る。このゲート電極も、平面図に示すように、延
長してゲート配線81となる。
以上説明せるとおり、本発明によれば、半絶縁
性の砒化ガリユウム(GaAs)基板表層に埋設さ
れたn型領域すなわち活性層を使用して形成する
プレーナ型であり、かつ、櫛型構造の電界効果ト
ランジスタにおいて、その配線と基板との間の絶
縁耐力の改善された電界効果トランジスタを提供
することができる。
【図面の簡単な説明】
第1図及び第3図は本発明の着想を確認するた
めになした実験に使用した基板の断面図であり、
第2図及び第4図は上記実験の結果を示すグラフ
である。第5,6図は、それぞれ、本発明の一実
施例に係る電界効果トランジスタの断面図と平面
図とである。 1…基板、2…金属層、3…n型不純物がイオ
ン注入された領域、X1…1対の金属層2の間隔、
X2…2箇のN型領域の絶間の間隔、4…活性層、
5…ソース・ドレイン領域、51…ソース・ドレ
イン配線用n型層、6…ソース電極、61…ソー
ス配線、7…ドレイン電極、71…ドレイン配
線、8…ゲート電極、81…ゲート配線。

Claims (1)

  1. 【特許請求の範囲】 1 半絶縁性の砒化ガリユウム基板表層に埋設さ
    れた活性層上に複数のゲート電極が設けられてお
    り、該複数のゲート電極のそれぞれを挾んでソー
    ス電極とドレイン電極とが交互に設けられてなる
    電界効果トランジスタにおいて、 該ソース電極及びドレイン電極に接続される配
    線が、前記半絶縁性の砒化ガリユウム基板の表層
    に埋設され、該配線よりも広い幅を有する配線用
    n型層上に設けられてなることを特徴とする化合
    物半導体装置。 2 前記配線用n型層のn型不純物濃度は前記半
    絶縁性砒化ガリウム基板に残留しているn型不純
    物の濃度の10倍以上であることを特徴とする特許
    請求の範囲第1項記載の化合物半導体装置。 3 前記配線用n型層の許容最小厚さは前記半絶
    縁性砒化ガリユウム基板に形成された配線用n型
    不純物の濃度が増加するにしたがつて小さくな
    り、n型不純物の濃度が1015/cm3程度である場合
    の許容最小厚さは1000Åであり、n型不純物の濃
    度が1017/cm3以上である場合の許容最小厚さは
    100Åであることを特徴とする特許請求の範囲第
    1項又は第2項記載の化合物半導体装置。 4 前記配線用n型層の幅と対応する配線の幅と
    の差は対応する配線に印加される最大電圧の増大
    にしたがつて大きくなり、該最大電圧の値が10V
    の場合1μm程度であり、前記最大電圧の値が
    100Vの場合2μm程度であることを特徴とする特
    許請求の範囲第1項、第2項又は第3項記載の化
    合物半導体装置。
JP15528381A 1981-09-30 1981-09-30 化合物半導体装置 Granted JPS5856471A (ja)

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* Cited by examiner, † Cited by third party
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JPH03261859A (ja) * 1990-03-13 1991-11-21 Nkk Corp タイヤ型超音波探触子
JPH0650944A (ja) * 1992-07-31 1994-02-25 Nkk Corp 重ね継手溶接部の検査装置

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US5942773A (en) 1996-06-04 1999-08-24 Fujitsu Limited Field effect transistor with reduced delay variation
JP3416537B2 (ja) 1998-11-13 2003-06-16 富士通カンタムデバイス株式会社 化合物半導体装置及びその製造方法

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