JPS63215069A - Semiconductor device and manufacture thereof - Google Patents
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- JPS63215069A JPS63215069A JP4764287A JP4764287A JPS63215069A JP S63215069 A JPS63215069 A JP S63215069A JP 4764287 A JP4764287 A JP 4764287A JP 4764287 A JP4764287 A JP 4764287A JP S63215069 A JPS63215069 A JP S63215069A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 56
- 229920005591 polysilicon Polymers 0.000 claims abstract description 52
- 150000004767 nitrides Chemical class 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims description 12
- 238000000605 extraction Methods 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 20
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 16
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 150000002500 ions Chemical class 0.000 abstract description 2
- 238000001020 plasma etching Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 5
- -1 boron ions Chemical class 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000010953 base metal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- OYFJQPXVCSSHAI-QFPUQLAESA-N enalapril maleate Chemical compound OC(=O)\C=C/C(O)=O.C([C@@H](C(=O)OCC)N[C@@H](C)C(=O)N1[C@@H](CCC1)C(O)=O)CC1=CC=CC=C1 OYFJQPXVCSSHAI-QFPUQLAESA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
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- Bipolar Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタの構造とその製造方
法に関し、特に、微細化と高速動作のための構造および
その製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a structure of a bipolar transistor and a method for manufacturing the same, and particularly to a structure for miniaturization and high-speed operation and a method for manufacturing the same.
バイポーラトランジスタを微細化し寄生容量・抵抗を低
減して高速動作が可能となるように各種セルファライン
プロセスが考案されている。この−例として、特願昭5
7−149227号に記載のS I COS (Sid
ewall base Contact 5truct
ure)について説明する。第3図にこの5ICO3に
よるトランジスタを示す。第3図において、A1はP形
基板、A2はコレクタ領域、A3はベース領域、A4は
エピタキシャル領域、A5はポリシリコン、A6は5i
Chの酸化膜である。この装置の場合、側壁からベース
を引き出すことを特徴としており、素子分離領域、ベー
ス領域、ポリシリコンベース電極部、エミッタ領域、エ
ミッタ電極部と5つの領域がセルファライン化されてい
る。Various self-line processes have been devised to miniaturize bipolar transistors, reduce parasitic capacitance and resistance, and enable high-speed operation. As an example,
S I COS (Sid
ewall base Contact 5truct
ure) will be explained. FIG. 3 shows this 5ICO3 transistor. In FIG. 3, A1 is a P-type substrate, A2 is a collector region, A3 is a base region, A4 is an epitaxial region, A5 is polysilicon, and A6 is a 5i
This is an oxide film of Ch. This device is characterized in that the base is drawn out from the sidewall, and five regions are self-aligned: an element isolation region, a base region, a polysilicon base electrode section, an emitter region, and an emitter electrode section.
しかし、この構造には次の■、■に示すような問題があ
る。However, this structure has problems as shown in the following (1) and (2).
■コレクタ領域がセルファライン化されていない。■The collector area is not self-lined.
■素子領域以外の酸化膜厚には制限があり、埋込み層よ
りも深く酸化膜を形成できない。このため、埋込み層に
対して、素子領域の位置合わせが必要である。また、素
子間分離容量を低減するためには、チャネルカッ) ?
fI域形酸形成置合わせを必要とする。- There is a limit to the thickness of the oxide film in areas other than the element region, and the oxide film cannot be formed deeper than the buried layer. Therefore, it is necessary to align the element region with respect to the buried layer. Also, in order to reduce the isolation capacitance between elements, it is necessary to increase the channel capacitance.
Requires fI region acid forming alignment.
上記■、■より、コレクタ・基板間の寄生容量、配線、
基板間の容量が増大するとともに、占有面積を小さくで
きず、高速動作および高集積化が阻害されている。From the above ■ and ■, the parasitic capacitance between the collector and the board, the wiring,
As the capacitance between substrates increases, the occupied area cannot be reduced, and high-speed operation and high integration are hindered.
また第2の従来例として、第4図に示すようなものがあ
る。これは、例えば「エレクトロニクス・レター、4月
14日号、19巻、8号、283〜284頁、1983
年J (Electronics Letter、A
pril 14th、Vol、19.No、8.p、2
83−284.1983)に記載されている。第4図に
おいて、1はP−シリコン基板、2はソース領域を構成
するN形エピタキシャル層、3はN+埋込み層、4A〜
4Eは酸化膜、5はP+チャネルカット層、6はベース
領域、7はベース補償領域、8はエミッタ領域、破線で
囲んだ領域9は真性トランジスタ領域、10はベース電
極、11はエミッタ電極、12はコレクタ電極、13は
P形不純物を含んだ多結晶シリコン層、14A、14B
はN形不純物を含んだ多結晶シリコン層、15は窒化膜
、16はN゛コレクタ拡散層である。Further, as a second conventional example, there is one as shown in FIG. For example, "Electronics Letter, April 14th issue, Volume 19, No. 8, pp. 283-284, 1983
Year J (Electronics Letter, A
pril 14th, Vol, 19. No, 8. p, 2
83-284.1983). In FIG. 4, 1 is a P-silicon substrate, 2 is an N-type epitaxial layer constituting a source region, 3 is an N+ buried layer, and 4A to
4E is an oxide film, 5 is a P+ channel cut layer, 6 is a base region, 7 is a base compensation region, 8 is an emitter region, the region surrounded by a broken line 9 is an intrinsic transistor region, 10 is a base electrode, 11 is an emitter electrode, 12 is a collector electrode, 13 is a polycrystalline silicon layer containing P-type impurities, 14A, 14B
1 is a polycrystalline silicon layer containing N-type impurities, 15 is a nitride film, and 16 is an N collector diffusion layer.
上記構造の装置は、ベース領域6から複数のベース電極
10が取り出されているので(いわゆるダブルベース構
造であるので)、ベース抵抗が下げられるという利点の
他に、多結晶シリコン層14Aからなるエミッタ引出し
層および多結晶シリコン層13からなるベース引出し層
とはセルファライン化され、特性を損なうことなく基板
表面から相互に近接して引き出されているので、ある程
度の微細化と素子動作の高速化は達成されている。Since the device with the above structure has a plurality of base electrodes 10 taken out from the base region 6 (so-called double base structure), in addition to the advantage that the base resistance can be lowered, the emitter made of the polycrystalline silicon layer 14A The lead layer and the base lead layer consisting of the polycrystalline silicon layer 13 are self-aligned and drawn close to each other from the substrate surface without impairing the characteristics, so that a certain degree of miniaturization and speeding up of device operation are possible. has been achieved.
しかしながら、第2の従来例は、第3図に示す第1の従
来例と同様に、コレクタをエミッタ電極11から離れた
ところからリソグラフィーを用いたパターニングにより
取り出しており、エミッタとコレクタ電極12の間は、
電極形成前の下地を形成する際のホトリソグラフィーパ
ターン形成ルールで決まるため小さくできず、コレクタ
領域を構成するN″−埋込みN3とP−シリコン基板l
との間の接合容量およびトランジスタ全体の占有面積が
増大し、十分な高速化および高密度化ができなかった。However, in the second conventional example, similar to the first conventional example shown in FIG. teeth,
Because it is determined by the photolithography pattern formation rules when forming the base before electrode formation, it cannot be made smaller, and the N″-embedded N3 and P-silicon substrate 1 forming the collector region
The junction capacitance between the transistors and the area occupied by the entire transistor increased, making it impossible to achieve sufficient speed and density.
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ベース抵抗が低く且つ寄生容量
の少ない微細なトランジスタおよびこのトランジスタの
製造方法を得ることにある。The present invention has been made in view of these points, and its purpose is to provide a fine transistor with low base resistance and little parasitic capacitance, and a method for manufacturing this transistor.
C問題点を解決するための手段〕
このような目的を達成するために、本発明による半導体
装置は、底面が絶縁膜に接し、側面の一部がコレクタ領
域に接している導電体からなるコレクタ引出し層と、表
面よりベース、エミッタを引き出す導電体からなるベー
ス引出し層およびエミッタ引出し層とを備えたトランジ
スタを含み、前記コレクタ引出し層、ベース引出し層、
エミッタ引出し層、エミッタ、ベース、コレクタの各領
域、埋込み領域およびチャネルカッ)?J域の位置関係
をセルファラインで決定するようにしたものである。Means for Solving Problem C] To achieve such an object, a semiconductor device according to the present invention includes a collector made of a conductor whose bottom surface is in contact with an insulating film and a part of its side surfaces are in contact with a collector region. A transistor including a base lead layer and an emitter lead layer made of a conductor that lead out a base and an emitter from the surface, the collector lead layer, the base lead layer,
(emitter extraction layer, emitter, base, collector regions, buried region and channel cup)? The positional relationship of the J area is determined by the self-line.
また、本発明による半導体装置の製造方法は、酸化膜、
窒化膜、酸化膜、窒化膜の多層絶縁膜をマスクにエピタ
キシャル層、埋込み層を経てP−基板に達するまで素子
領域以外のシリコンをエツチングしてアイランドを形成
する工程と、多層絶縁膜をマスクにチャネルカッ) S
Jl域を形成する工程と、コレクタ引出し層が形成され
るべき部分の底面に埋込み層に達するまで酸化膜を選択
的に形成する工程と、素子形成領域の側面の埋込み層に
接する部分を除いて、シリコンをエツチングして選択的
に酸化し酸化膜を形成−する工程と、この酸化膜をマス
クに側面の埋込み層の表面を露出させる工程と、多層絶
縁膜の側面に第1導電形のポリシリコンを形成する工程
と、絶縁膜により上面全体を平坦化する工程と、アイラ
ンド形成時のマスクに用いた酸化膜を除去し、底面が窒
化膜、側面が第1導電形のポリシリコンからなる溝を形
成する工程と、溝のポリシリコンを酸化して酸化膜を形
成する工程と、この酸化膜の側面に絶縁膜を形成する工
程と、この絶縁膜の側面に第2導電形のポリシリコンを
形成し酸化する工程と、アイランド形成時の窒化膜をサ
イドエツチングしてシリコン領域を露出させ、このサイ
ドエツチング部をポリシリコンで埋める工程と、このサ
イドエツチング部のポリシリコンの側壁とエピタキシャ
ル層上の一部とにベース拡散のための酸化膜を形成し。Further, the method for manufacturing a semiconductor device according to the present invention includes an oxide film,
Using a multilayer insulating film of nitride film, oxide film, and nitride film as a mask, silicon is etched outside the element area through the epitaxial layer and the buried layer until it reaches the P-substrate, forming an island, and the multilayer insulating film is used as a mask. Channel cut) S
A step of forming the Jl region, a step of selectively forming an oxide film on the bottom of the part where the collector lead-out layer is to be formed until it reaches the buried layer, and a step of forming the oxide film on the bottom of the part where the collector lead-out layer is to be formed, except for the part on the side surface of the element formation region in contact with the buried layer. , a step of etching silicon to selectively oxidize it to form an oxide film, a step of exposing the surface of the buried layer on the side surface using this oxide film as a mask, and a step of forming a first conductivity type polyester on the side surface of the multilayer insulating film. A process of forming silicon, a process of flattening the entire top surface with an insulating film, and a process of removing the oxide film used as a mask when forming the island, and forming a groove with a nitride film on the bottom and polysilicon of the first conductivity type on the sides. , a step of oxidizing the polysilicon in the trench to form an oxide film, a step of forming an insulating film on the sides of this oxide film, and a step of forming a second conductivity type polysilicon on the sides of this insulating film. 1) side etching the nitride film during island formation to expose the silicon region, and filling this side etched part with polysilicon; Form an oxide film for base diffusion on some parts.
これを介してイオン注入によりベースを形成する工程と
、ベース拡散のための酸化膜上に絶縁膜を形成してエミ
ッタの窓あけを行なう工程と、エミッタの拡散源・引出
し層となる第1導電形のポリシリコンを形成する工程と
、コンタクトをあけ各電極を形成する工程とを含むよう
にしたものである。There is a step of forming a base by ion implantation through this, a step of forming an insulating film on the oxide film for base diffusion and opening a window for the emitter, and a first conductive layer that becomes the emitter diffusion source/extracting layer. The method includes a step of forming shaped polysilicon, and a step of forming contacts and forming each electrode.
本発明に係わる半導体装置においては、コレクタの寄生
容量が低減され、ベースの抵抗が低減される。In the semiconductor device according to the present invention, the parasitic capacitance of the collector is reduced and the resistance of the base is reduced.
まず、本発明の概要・特徴等について説明する。 First, the outline, features, etc. of the present invention will be explained.
本発明は、ダブルベース構造の利点を活かしつつ、更に
コレクタ部のセルファライン化を押し進め、コレクタ、
エミッタ。ベースの各引出し層および各領域、埋込み層
並びにチャネルカット層の8つの領域のセルファライン
化を図ったものである。The present invention utilizes the advantages of the double base structure while further promoting self-alignment of the collector section.
Emitter. Eight regions, including each extraction layer and each region of the base, a buried layer, and a channel cut layer, are made into self-aligned lines.
このように、本発明は、上記8つの領域のセルファライ
ン化を図ることを最も主要な特徴とする。As described above, the main feature of the present invention is to make the above eight areas self-aligned.
従来の技術とは、Ta)コレクタおよびコレクタ引出し
層のセルファライン化と、(b)埋込み層、チャネルカ
ット領域のセルファライン化とを図った点が異なる。ま
た、構造的には、(C)素子領域以外の酸化膜が埋込み
層を越えていること、(d)コレクタは側面からポリシ
リコンにより引き出され、そのポリシリコンの底面は酸
化膜に接していることに特徴がある。This method is different from the conventional technology in that (Ta) the collector and the collector lead-out layer are made into self-aligned lines, and (b) the buried layer and the channel cut region are made into self-aligned lines. Also, structurally, (C) the oxide film in areas other than the element area exceeds the buried layer, and (d) the collector is drawn out from the side by polysilicon, and the bottom surface of the polysilicon is in contact with the oxide film. There are certain characteristics.
第1図は、本発明の第1の実施例を示す断面図である。FIG. 1 is a sectional view showing a first embodiment of the present invention.
第1図において、21はP−基板、22はチャネルカッ
ト層、23はN+埋込み層、24はNエミツタ層、25
は絶縁膜、26はコレクタの引出し層となるN形ポリシ
リコン、27はベースの引出し層となるP形ポリシリコ
ン、28はエミッタの引出し層となるN形ポリシリコン
、29は窒化膜、30はベース領域、31はエミッタ領
域、32はコレクタメタル電極、33はエミッタメタル
電極、34はベースメタル電極である。In FIG. 1, 21 is a P- substrate, 22 is a channel cut layer, 23 is an N+ buried layer, 24 is an N emitter layer, 25
26 is an insulating film, 26 is an N-type polysilicon that becomes a collector extraction layer, 27 is a P-type polysilicon that is a base extraction layer, 28 is an N-type polysilicon that is an emitter extraction layer, 29 is a nitride film, and 30 is an insulating film. A base region, 31 an emitter region, 32 a collector metal electrode, 33 an emitter metal electrode, and 34 a base metal electrode.
コレクタメタル電極32は絶縁膜25上にあり、コレク
タ引出し層26の側面の一部でN゛埋込層23と接触し
ている構造である。さらに、素子領域以外の絶縁膜はN
゛埋込層23の下側にあり、上から見ると、N゛埋込層
23とP゛チャネルカット層22の間隔はゼロであるが
、垂直方向で離れた構造となっている。このため、微細
で寄生容量の小さいトランジスタを実現することができ
る。エミッタとベースはセルファライン化され、それぞ
れの引出し層28.27はポリシリコンで構成され、外
部ベース領域が小さくなり、寄生抵抗、容量°が小さく
なる構造である。The collector metal electrode 32 is on the insulating film 25 and has a structure in which it is in contact with the N buried layer 23 at a part of the side surface of the collector lead-out layer 26. Furthermore, the insulating film outside the element area is N
It is located below the buried layer 23, and when viewed from above, the gap between the N buried layer 23 and the P channel cut layer 22 is zero, but they are separated in the vertical direction. Therefore, a fine transistor with small parasitic capacitance can be realized. The emitter and base are self-aligned, and the respective extraction layers 28 and 27 are made of polysilicon, resulting in a structure in which the external base region is small and the parasitic resistance and capacitance are small.
更に詳しく説明すれば、第4図に示す従来のセルファラ
イン構造を更に進めて、コレクタ電極32をもセルファ
ラインで形成したものであり、ダブルベース構造として
のベース抵抗が小さいという利点を活かしつつ、さらに
コレクタ部の寄生容量を低下せしめた構造である。すな
わち、第4図において、コレクタ容量はN9埋込み層3
とP−基板1との接合面の容量が支配的であるが、コレ
クタをエミッタから離して設けると、この接合面が極め
て大きくなる。これに対し、第1図に示す装置では、N
゛埋込層23とP−基板21とは、いずれも、はぼ同一
の幅で、はぼ垂直の壁によって形成され、これらがトラ
ンジスタ動作に必要なベース領域30よりわずかに大き
いだけの(無用な部分を含まない)面で接触しているの
であるから、コレクタ寄生容量を小さくできる利点があ
る。To explain in more detail, this is a further development of the conventional Selfa line structure shown in FIG. 4, in which the collector electrode 32 is also formed from Selfa line, and while taking advantage of the low base resistance of the double base structure, Furthermore, this structure reduces the parasitic capacitance of the collector portion. That is, in FIG. 4, the collector capacitance is the N9 buried layer 3.
The capacitance at the junction between the P-substrate 1 and the P-substrate 1 is dominant, but if the collector is provided apart from the emitter, this junction becomes extremely large. On the other hand, in the device shown in FIG.
``Both the buried layer 23 and the P-substrate 21 have approximately the same width and are formed by approximately vertical walls, and they are only slightly larger than the base area 30 necessary for transistor operation. This has the advantage that the collector parasitic capacitance can be reduced because the contact is made at the surface (which does not include any rough parts).
次に、第2図を用い、第1図の装置の製造方法について
説明する。まず、P−基板21にN゛埋込Ji23.N
エピタキシャル層24を形成する(第2図(a))。Next, a method for manufacturing the device shown in FIG. 1 will be explained using FIG. 2. First, N is embedded in the P-substrate 21. N
An epitaxial layer 24 is formed (FIG. 2(a)).
次に、酸化膜、窒化膜、酸化膜、窒化膜の多層絶縁膜を
マスクに素子領域以外のシリコンをP−基板21に達す
るまでエツチングする(第2図(b))。Next, using the multilayer insulating film of oxide film, nitride film, oxide film, and nitride film as a mask, the silicon other than the element region is etched until it reaches the P-substrate 21 (FIG. 2(b)).
次に、うすい酸化膜29aを形成し、チャネルカット層
22をイオン注入で形成する。続いて、うすい窒化膜を
上面、側面、底面の全面に形成し、RI E (Rea
ctive Jon Etching)によりエツチン
グし、側面に窒化膜29を残す。引き続き、全面にポリ
シリコンを形成し、ボロンをこのポリシリコンに垂直に
イオン注入する。このとき、側面にはイオン注入されな
い。熱処理により、底面部のポリシリコン中のボロン濃
度が一様になるようにする。その後、上面部のボロンポ
リシリコンを除去するため、レジストを全面にコートし
、酸素(0□)RIE又はプラズマエツチングにより、
上面部のイオン注入した部分を露出させ、エツチングす
る。その後、ボロンの添加されていないポリシリコンの
エツチング速度がボロンポリシリコンより1桁以上速い
KOH系エツチング液を用い、底部のみにボひンボリシ
リコン35を残す。ボロンポリシリコン35を残す別の
方法として、61年応用物理全国大会予稿集、講演番号
29p−P−1(セクション番号)に記載されているも
のがある。この方法は、まず側面に窒化膜を形成した後
にボロンをイオン注入し、その後ポリシリコンを形成す
る。このとき、ボロンの拡散は上部の窒化膜中より底部
の酸化膜の方が速く、底部のみをボロンポリシリコンに
できる。その後、上記方法と同様に、ボロンの添加され
ていないポリシリコンのエツチング速度がボロンポリシ
リコンより1桁以上速いKOH系エツチング液を用い、
底部のみにボロンポリシリコン35を残す(第2図(C
))。Next, a thin oxide film 29a is formed, and a channel cut layer 22 is formed by ion implantation. Next, a thin nitride film is formed on the entire top, side, and bottom surfaces, and RIE (Rea
Active Jon Etching) is performed to leave a nitride film 29 on the side surfaces. Subsequently, polysilicon is formed on the entire surface, and boron ions are implanted perpendicularly to this polysilicon. At this time, ions are not implanted into the side surfaces. By heat treatment, the boron concentration in the polysilicon at the bottom portion is made uniform. After that, in order to remove the boron polysilicon on the top surface, the entire surface is coated with resist, and oxygen (0□) RIE or plasma etching is performed.
The ion-implanted portion of the upper surface is exposed and etched. Thereafter, a KOH-based etching solution is used, which etches polysilicon to which no boron is added, by an order of magnitude faster than that of boron polysilicon, leaving the boron polysilicon 35 only at the bottom. Another method for leaving the boron polysilicon 35 is described in the proceedings of the 1961 National Conference on Applied Physics, lecture number 29p-P-1 (section number). In this method, a nitride film is first formed on the side surfaces, then boron ions are implanted, and then polysilicon is formed. At this time, boron diffuses faster in the oxide film at the bottom than in the nitride film at the top, and only the bottom can be made of boron polysilicon. Thereafter, in the same manner as in the above method, using a KOH-based etching solution, which etches polysilicon to which no boron is added, the etching rate is more than an order of magnitude faster than that of boron polysilicon.
Leave the boron polysilicon 35 only on the bottom (Fig. 2 (C)
)).
このボロンポリシリコン35を酸化して酸化膜36とす
る。次に、レジストをコートし、異方性を有する酸素(
0□)RIEにより、側面にレジスト37を残す(第2
図(d))。This boron polysilicon 35 is oxidized to form an oxide film 36. Next, coat the resist with anisotropic oxygen (
0□) Leave resist 37 on the side surface by RIE (second
Figure (d)).
このレジスト37をマスクに窒化膜、酸化膜を除去する
。次に、シリコンをエツチングして酸化後、側面の窒化
膜29.酸化膜29aを除去したときに側面ができるか
ぎり平坦になるようにする。Using this resist 37 as a mask, the nitride film and oxide film are removed. Next, after etching and oxidizing the silicon, the nitride film 29. The side surfaces are made as flat as possible when the oxide film 29a is removed.
酸化後の様子を第2図(81に来す。The state after oxidation is shown in Figure 2 (see 81).
側面の窒化膜、酸化膜を除去した後にN形ポリシリコン
26を側面に残す(第2図(f))。After removing the nitride film and oxide film on the side surfaces, N-type polysilicon 26 is left on the side surfaces (FIG. 2(f)).
次に、段差程度の絶縁膜25を形成し、レジスト36を
マスクに絶縁膜25をエツチングし、又は研磨して、平
坦化を行なう(第2図(g))。Next, an insulating film 25 having a level difference is formed, and the insulating film 25 is etched or polished using the resist 36 as a mask to planarize it (FIG. 2(g)).
次に、N形ポリシリコン26の表面を露出させる(第2
図(h))。Next, the surface of the N-type polysilicon 26 is exposed (second
Figure (h)).
次に、レジストをマスクに素子領域上の酸化膜37を除
去する(第2図(1))。Next, the oxide film 37 on the element region is removed using the resist as a mask (FIG. 2(1)).
次に、N形ポリシリコンの表面に酸化膜38を形成する
。その後、絶縁膜を堆積し、RIEのエツチングにより
側面に絶縁膜39を形成する。次にボロンポリシリコン
27をRIEエツチングを用い、側面に形成する(第2
図(j))。Next, an oxide film 38 is formed on the surface of the N-type polysilicon. Thereafter, an insulating film is deposited, and an insulating film 39 is formed on the side surfaces by RIE etching. Next, boron polysilicon 27 is formed on the side surface using RIE etching (second
Figure (j)).
次にボロンポリシリコン27上に酸化膜40を形成する
。続いて、アイランド形成時の窒化膜29のサイドエツ
チングを行ない、その直下の酸化膜を除去し、このサイ
ドエツチング部をポリシリコン41で埋める。次に、こ
のサイドエツチング部のポリシリコン41の側壁とエピ
タキシャル層24上の一部とにベース拡散のための酸化
膜を形成し、これを介してボロンイオン注入によりベー
スを形成する。次に、ベース拡散のための酸化膜上に絶
縁膜、ポリシリコンを順次堆積し、RIEエツチングに
よりエミッタの窓あけを行ない、次にエミッタの拡散源
と引出し層となるN形ポリシリコン28を形成する。続
いて、熱処理によりエミッタ領域31を形成する(第2
図(k))。Next, an oxide film 40 is formed on the boron polysilicon 27. Subsequently, the nitride film 29 at the time of island formation is side-etched, the oxide film immediately below it is removed, and this side-etched portion is filled with polysilicon 41. Next, an oxide film for base diffusion is formed on the side wall of the polysilicon 41 in this side etched portion and a part of the epitaxial layer 24, and a base is formed by implanting boron ions through this. Next, an insulating film and polysilicon are sequentially deposited on the oxide film for base diffusion, and an emitter window is opened by RIE etching.Next, N-type polysilicon 28 is formed, which will become the emitter diffusion source and extraction layer. do. Subsequently, an emitter region 31 is formed by heat treatment (second
Figure (k)).
第2図(k)のL−L線断面を第2図(1)に示す。エ
ミッタ引出し層28を中心に周囲に酸化膜40゜ボロン
ポリシリコン27.絶縁膜39.N形ポリシリコン26
が囲んでいる構造になっている。FIG. 2(1) shows a cross section taken along line LL in FIG. 2(k). An oxide film of 40° boron polysilicon 27. Insulating film 39. N type polysilicon 26
The structure is surrounded by
次に、コンタクトの窓あけを行ない、電極を形成した様
子を第2図(m)に示す一0第2図(n)は第2図(m
)の平面図である。第2図(III)、 (n)におい
て1..32はコレクタ電極、33はエミッタ電極、3
4はベース電極である。ベース電極34は、コンタクト
面積を大きく取るため、ボロンポリシリコン27の側面
からもコンタクトを取っている。Next, the contacts are opened and the electrodes are formed as shown in Fig. 2(m).
) is a plan view of In Figure 2 (III) and (n), 1. .. 32 is a collector electrode, 33 is an emitter electrode, 3
4 is a base electrode. The base electrode 34 also makes contact with the side surface of the boron polysilicon 27 in order to increase the contact area.
上記実施例はNPN形のトランジスタについて説明した
が、NとPとを入れ換えることによりPNPも実現でき
る。Although the above embodiment describes an NPN type transistor, a PNP type transistor can also be realized by replacing N and P.
以上説明したように本発明は、コレクタ領域。 As explained above, the present invention relates to a collector area.
エミッタ領域、ベース領域、コレクタ引出し層。Emitter region, base region, collector extraction layer.
エミッタ引出し層、ベース引出し層、埋込み領域および
チャネルカット領域の8つの領域の位置関係をセルファ
ラインで決定したことにより、コレクタ寄生容量、ベー
ス抵抗が少なく、占有面積の小さい微細なトランジスタ
を実現できるので、このトランジスタを構成要素とする
超高速なLSIを実現できる効果がある。By determining the positional relationships of the eight regions (emitter extraction layer, base extraction layer, buried region, and channel cut region) using self-alignment, it is possible to realize a miniature transistor with low collector parasitic capacitance and base resistance, and a small footprint. , it is possible to realize an ultra-high-speed LSI using this transistor as a component.
第1図は本発明に係わる半導体装置の一実施例を示す断
面図、第2図は第1図の装置の製造方法を説明するため
の断面図、第3図は第1の従来例を示す断面図、第4図
は第2の従来例を示す断面図である。
21・・・P−基板、22・・・チャネルカット層、2
3・・・N+埋込み層、24・・・Nエミツタ層、25
・・・絶縁膜、26.28・・・N形ポリシリコン、2
7・・・P形ポリシリコン、29・・・窒化膜、30・
・・ベース領域、31・・・エミッタ領域、32・・・
コレクタメタル電極、33・・・エミッタメタルミ極、
34・・・ベースメタル電極。FIG. 1 is a sectional view showing an embodiment of a semiconductor device according to the present invention, FIG. 2 is a sectional view illustrating a method of manufacturing the device shown in FIG. 1, and FIG. 3 is a sectional view showing a first conventional example. 4 is a sectional view showing a second conventional example. 21... P-substrate, 22... Channel cut layer, 2
3...N+ buried layer, 24...N emitter layer, 25
...Insulating film, 26.28...N-type polysilicon, 2
7...P-type polysilicon, 29...Nitride film, 30.
...Base region, 31...Emitter region, 32...
Collector metal electrode, 33... Emitter metal electrode,
34...Base metal electrode.
Claims (2)
に接している導電体からなるコレクタ引出し層と、表面
よりベース、エミッタを引き出す導電体からなるベース
引出し層およびエミッタ引出し層とを備えたトランジス
タを含み、前記コレクタ引出し層、ベース引出し層、エ
ミッタ引出し層、エミッタ、ベース、コレクタの各領域
、埋込み領域およびチャネルカット領域の位置関係をセ
ルフアラインで決定したことを特徴とする半導体装置。(1) A collector lead-out layer made of a conductor whose bottom surface is in contact with an insulating film and a part of its side surfaces are in contact with the collector region, and a base lead-out layer and an emitter lead-out layer made of a conductor that lead out the base and emitter from the surface. 1. A semiconductor device comprising a transistor comprising a transistor, wherein the positional relationship of the collector lead layer, base lead layer, emitter lead layer, emitter, base, and collector regions, buried region, and channel cut region is determined by self-alignment. .
マスクにエピタキシャル層、埋込み層を経てP^−基板
に達するまで素子領域以外のシリコンをエッチングして
アイランドを形成する工程と、前記多層絶縁膜をマスク
にチャネルカット領域を形成する工程と、コレクタ引出
し層が形成されるべき部分の底面に前記埋込み層に達す
るまで酸化膜を選択的に形成する工程と、前記素子形成
領域の側面の埋込み層に接する部分を除いて、シリコン
をエッチングして選択的に酸化し酸化膜を形成する工程
と、この酸化膜をマスクに側面の埋込み層の表面を露出
させる工程と、前記多層絶縁膜の側面に第1導電形のポ
リシリコンを形成する工程と、絶縁膜により上面全体を
平坦化する工程と、アイランド形成時のマスクに用いた
酸化膜を除去し、底面が窒化膜、側面が第1導電形のポ
リシリコンからなる溝を形成する工程と、前記溝のポリ
シリコンを酸化して酸化膜を形成する工程と、この酸化
膜の側面に絶縁膜を形成する工程と、この絶縁膜の側面
に第2導電形のポリシリコンを形成し酸化する工程と、
アイランド形成時の窒化膜をサイドエッチングしてシリ
コン領域を露出させ、このサイドエッチング部をポリシ
リコンで埋める工程と、このサイドエッチング部のポリ
シリコンの側壁と前記エピタキシャル層上の一部とにベ
ース拡散のための酸化膜を形成し、これを介してイオン
注入によりベースを形成する工程と、前記ベース拡散の
ための酸化膜上に絶縁膜を形成してエミッタの窓あけを
行なう工程と、エミッタの拡散源・引出し層となる第1
導電形のポリシリコンを形成する工程と、コンタクトを
あけ各電極を形成する工程とを含むことを特徴とする半
導体装置の製造方法。(2) Forming an island by etching the silicon outside the element region through the epitaxial layer, the buried layer, and the P^-substrate using the multilayer insulating film of oxide film, nitride film, oxide film, and nitride film as a mask. , a step of forming a channel cut region using the multilayer insulating film as a mask; a step of selectively forming an oxide film on the bottom surface of the portion where the collector extraction layer is to be formed until reaching the buried layer; and the step of forming the element formation region. a step of etching and selectively oxidizing the silicon to form an oxide film except for the portion in contact with the buried layer on the side surface; a step of exposing the surface of the buried layer on the side surface using the oxide film as a mask; A step of forming polysilicon of the first conductivity type on the side surface of the insulating film, a step of flattening the entire upper surface with the insulating film, and a step of removing the oxide film used as a mask when forming the island, leaving the bottom surface as a nitride film and the side surface as a nitride film. forming a groove made of polysilicon of the first conductivity type; oxidizing the polysilicon in the groove to form an oxide film; forming an insulating film on the side surfaces of the oxide film; forming a second conductivity type polysilicon on the side surface of the film and oxidizing it;
A process of side-etching the nitride film during island formation to expose the silicon region, filling this side-etched part with polysilicon, and base diffusion on the sidewall of the polysilicon in this side-etched part and a part of the epitaxial layer. A step of forming an oxide film for the base diffusion and forming a base by ion implantation through the base, a step of forming an insulating film on the oxide film for base diffusion and opening an emitter window, and a step of forming an emitter window through the oxide film for the base diffusion. The first layer serves as a diffusion source and extraction layer.
A method for manufacturing a semiconductor device, comprising the steps of forming conductive polysilicon and forming contacts and forming each electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4764287A JPS63215069A (en) | 1987-03-04 | 1987-03-04 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP4764287A JPS63215069A (en) | 1987-03-04 | 1987-03-04 | Semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63215069A true JPS63215069A (en) | 1988-09-07 |
Family
ID=12780895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4764287A Pending JPS63215069A (en) | 1987-03-04 | 1987-03-04 | Semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63215069A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5177582A (en) * | 1989-09-22 | 1993-01-05 | Siemens Aktiengesellschaft | CMOS-compatible bipolar transistor with reduced collector/substrate capacitance and process for producing the same |
US5358884A (en) * | 1992-09-11 | 1994-10-25 | Micron Technology, Inc. | Dual purpose collector contact and isolation scheme for advanced bicmos processes |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5654064A (en) * | 1979-10-08 | 1981-05-13 | Mitsubishi Electric Corp | Semiconductor device |
JPS61290761A (en) * | 1985-06-19 | 1986-12-20 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1987
- 1987-03-04 JP JP4764287A patent/JPS63215069A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5654064A (en) * | 1979-10-08 | 1981-05-13 | Mitsubishi Electric Corp | Semiconductor device |
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