JPS63212880A - 同期順序回路の入力パタ−ン求解法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期順序回路の入力パターン求解法に関するも
のである。

〔従来の技術〕

従来、この種の入力パターン求解法の必要性が生じるの
は、第７図に示すように、伝達関数Ａ６）。

Ｂ←）の縦続接続構成の同期式順序回路を設計する際で
ある。

すなわち、回路規模の増大などの理由により回路のテス
トハターンの設計や論理シミュレーションを、伝達関数
Ａ包）、Ｂ（Ｚ）に分割して行ない、各々の設計が完了
した時点で伝達関数Ａ（ｚ）、Ｂ（Ｚ）の縦続接続構成
回路の伝達関数ＡＣ）、ｌ）が求められる。しかしなが
ら、プリント板、ゲートアレイ、その他のＬＳＩにおい
て回路の最終確認や良否判定のために、伝達関数Ａ（ｚ
）、Ｂ←）全体の入出力パターンを最終的に求める必要
がある。

ここで、大規模な同期式順序回路の論理シミュレーショ
ン時の回路分割を示す図である第７図において、１はブ
ロックＡの入力系列ｘ　（ｎ）、２はブロックＡの出力
系列ｙ（ｎ）、３はブロックＢの入力系列ｙ’（ｎ）、
４は同期式順序回路Ａ、５はブロックＢの出力系列Ｚ　
（１１）、６は同期式ｊ＠序回路Ｂ、　７はは回路を分
割するスイッチ（ＳＷ）である。

そして、このスイッチはオン（ＯＮ）で伝達関数Ａ←）
、Ｂ（ｚ）の縦続接続構成を示し、オフ（ＯＦＦ）で論
理シミュレーション時の伝達関数Ａ（ｚ）、Ｂ（ｚ）へ
の回路の分割を意味している。このようなスイッチＴは
、特にＬＳＩの場合、入出力ピン数の制限から設けるこ
とができないこともあシ得る。すなわち、伝達関数のＡ
（ｇ）、Ｂ（ｚ）全体の出力パターンがｚ伝）であるよ
うな入力パターンＸ（ｎ）をＡ（ｚ）の出力ｙ　（ｎ）
　＝　Ｂ　（ｚ）の入力ｙ’（ｐ）として求める必要が
ある。

従来、このような入力パターンＸ（旬を求めるには、伝
達関数Ａ　（ｚ）の回路設計者がｙ’（ｎ）と同じパタ
ーンがｙ（ｎ）に現われるように、伝達関数Ａ（ｚ）の
回路動作を考慮しつつ、机上で考えることによυ行なつ
曵いた。

〔発明が解決しようとする問題点〕

上述した従来の縦總接続構成の同期式順序回路の設計で
は、縦続型順序回路合成を行なう際、回路を分割して設
計・論理シミュレーションしたあと、最終的な全体の入
力パターンを求めるには、設計者が机上で考えることに
よシ行なわなければならないという問題点があった。

〔問題点を解決するための手段〕

本発明の同期式順序回路の入力パターン求解法は、出力
パターンの規定されている同期式順序回路におけるこの
回路の逆伝達関数を利用して入力パターン求解を行ない
得るようにしたものである。

〔作用〕

本発明においては、出力の規定されている同期式順序回
路において、この回路の逆伝達関数を利用することによ
って入力パターンを求める。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明による同期式順序回路の入力パターン求
解法を説明するための図である。

この第１図において第７図と同一符号のものは相当部分
を示し、１７は回路Ａの逆回路Ａ　である。

本発明の同期式順序回路の入力パターン求解法は、この
第１図に示すように、第７図の前段の伝達関数Ａ（ｚ）
の逆伝達関数Ａ　負）を求め、次段への入力）”　（１
１）と同じパターンをｙ（ｎ）として入力し、出てきた
出力が求める入力パターンＸ（Ｔｌ）である。

第２図は本発明の一実施例を説明するための同期式順序
回路の例を示す図である。

この第２図にシいて第１図と同一部分には同一符号を付
して説明を省略する。８は排他的論理和素子、９はリセ
ット付きのＤ−フリップフロップ、１０はリセット信号
（Ｒ’ｒ）、１１は出力系列ｙ（ロ）が１サンプル・タ
イム遅延した出力系列ｙ（ｎ−１）、１３はクロック（
ＣＫ）である。

この第２図は前述の第７図における伝達量数人軸）の例
であり、その機能はクロックＣＫの機会周器である。そ
して、Ｘ（ロ）＝１でＡ分周を実行し、Ｘ（ロ）＝Ｏで
出力をホールドする。なお、リセット信号１０のリセツ
）（１丁）はこの回路の初期状態を確定させるためのも
のである。

この第２図に示す回路の伝達関数Ａｈ）を求めるために
、排他的論理和素子８を加算器または減算器で表現する
ため、この排他的論理和素子の真理値を示したのが下記
の表である。

この真理値表よシ、排他的論理和は第３図に示すように
加算器でおきかえることができる。

この加算器を用いて第２図を書き直した図である第３図
において第２図と同一符号のものは相当部分を示し、１
２は１ビツト加算器である。そして、この第３図はさら
にブロック図で表現すると、第４図に示すようになる。

第３図のブロック図である第４図において第３図と同一
符号のものは相当部分を示し、１４は加〆器、１５はｌ
サンプル・タイム遅延素子■である。

そして、この第４図の入出力関係を逆にすれば第５図を
得る。この第４図の逆回路である第５図にかいて第４図
と同一部分には同一符号を付し【説明を省略する。１６
はサンプリング関数Σδ帆）である。

すなわち、第５図の伝達関数は で表わされ、逆伝達関数は Ａ　　（Ｚ）　＝１／Ａ（Ｘ、）＝１−Ｚ　　＝Ｘ（Ｚ
）／Ｙ（Ｚ）・・・・・（２） で表わされる。

したがって、入力パターンＸ（Ｉｔ）を求める差分方程
式は ｘ（ｎ）＝ｙ（ロ）−ｙ（ｎ−１）　　　　　　　・・
・・・（３）である。

具体的に伝達関数Ａ　（ｚ）の出力パターンｙ負）を与
えて、入力パターンＸ（ロ）を求めたものをタイミング
チャートとして示したのが第６図である。この第６図に
おいて、（＆）はクロック（ＣＫ）を示したものであシ
、ψ）はリセット信号（ＲＴ）、（ｃ）娘出力パターン
ｙ（ロ））、（ｄ）は出力パターンｙ（ｎ−４）、（ｅ
）は入力パターンｘ（ｎ）を示したものである。

そして、その求め方は第５図によってもよいし、また、
第２図によつ【もてきる。実際、確認のため、第６図上
に求められた（ｅ）に示す入力パターンＸ（ロ））を第
２図の入力パターンｘ（ｎ）に入力すれば、第５図の出
力パターンｙ（ｎ）が得られ、求められた入力パターン
Ｘ（６）が正しいことがわかる。

〔発明の効果〕

以上説明したように、本発明は、出力の規定されている
同期式順序回路において、この回路の逆伝達関数を利用
することによって入力パターンを求めるものでアシ、こ
れによシ、システム全体を動作させるような入力パター
ンをいつでも知ることができる効果がある。

【図面の簡単な説明】

第１図は本発明の同期式順序回路の入力パターン求解法
を説明するための図、第２図は本発明の一実施例を説明
するための同期式順序回路の例を示す図、第３図は加算
器を用いて第２図を書き直した図、第４図は第３図のブ
ロック図、第５図は第４図の逆回路を示す図、第６図は
具体的に第２図の出力パターンｙ（ロ）を与えて求めら
れ九人カバターンＸ（ｎ）のタイムチャート、第７図は
大規模な同期式順序回路の論理シミュレーション時の回
路分割を示す図である。

Claims (1)

【特許請求の範囲】
1. 出力パターンの規定されている同期式順序回路における
   この回路の逆伝達関数を利用して入力パターン求解を行
   ない得るようにしたことを特徴とする同期順序回路の入
   力パターン求解法。