JPS63208153A - 階層構造プロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は階層構造プロセッサシステムに関し。

更に詳しくは、計算機におけるオペレーティングシステ
ムや通信装置における通信プロトコルなどの階層構造を
もつ基本ソフトウェアを実行するために、そのソフトウ
ェアの階層構造と同じか類似の構造に構成された階層構
造プロセッサシステムに関する。

〔従来の技術〕

従来、複数のプロセッサ部を有するシステムとしては、
例えば、プログラム命令レベルでパイプライン方式によ
り並行実行して処理を高速化するプロセッサ、同様にプ
ログラム命令レベルで多重並行実行をするアレイプロセ
ッサ、プロセッサ内が複数の機能ユニットに分かれ各機
能ユニットが並列に動作する機能ユニット分散型プロセ
ッサ、メインプロセッサの外にサブプロセッサをもちメ
インプロセッサの機能を分担する機能分担型マルチプロ
セッサ、あるいは機能を複数のプロセッサに分散し各プ
ロセッサがその機能を並行的に遂行する機能分散型マル
チプロセッサなどが知られている。

〔発明が解決しようとする問題点〕

しかしながら、従来のマルチプロセッサ・システムは、
計算機におけるオペレーティング・システムや通信装置
における通（ｇプロトコルの如く。

階層′ｖｔ造をもつソフトウェアをプログラム単位に高
速に処理しろる構成となっていない。

本発明の目的は、これらの階層構造をもつソフトウェア
を高速に処理できる階層構造プロセッサシステムを提供
することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明のプロセッサシステ
ムは１階層的に接続された複数のプロセッサからなり、
各プロセッサが当該階層に対応した処理プログラムを実
行し、その処理が終了すると次階層プロセッサとの間で
通信をして処理済データを次階層に転送し、転送後は当
該階層の次のデータに対して同じ処理プログラムを繰返
し実行させ、上位階層から下位層に向けて処理とデータ
をパイプライン的に流すことにより９階層構造をもつソ
フトウェアを並列的に処理するようにしたことを特徴と
する。

〔作用〕

本発明において、各階層プロセッサには、その階層で実
行する処理プログラムと初期化や終了処理をするサポー
トプログラムを格納したメモリと、階層間調整装置と、
階層間データ転送のために各階層プロセッサに処理デー
タ用の入出力バッファとを設ける。終了処理プログラム
からの命令がデコーダで解読されると、処理終了信号が
階層間構成装置に与えられる。階層間調整装置には、次
階層プロセッサとデータ転送に関して通信する機能をも
たせる。

本発明によれば、複数のプロセッサが、処理すべきソフ
トウェアの階層構造と同じか類似の階層構造に接続され
、ソフトウェアの各階層での処理を当該階層のプロセッ
サで実行し、その階層での処理が終了すると結果を次階
へ転送することにより、上位階層から下位階層へ向って
処理結果の転送を順次繰り返しながら、各プロセッサで
並列的、且つ高速にデータ処理を実行できる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図に本発明による階層構造プロセッサシステムの全
体構成図の１例を示す、この例では、プロセッサシステ
ムは第１階層プロセッサ１及び第２階層プロセッサ２か
らなる２階層の構成を示している。一般的には３階層以
上の多階層構成も可能であるが、説明の簡単のためここ
では２階層構成を例にして清明する。

それぞれの階層プロセッサは処理装置１ｏ、メモリ２０
およびバッファ３０より構成される。処理装置１０は演
算装置１００、シーケンサ１０１゜デコーダ１−０２お
よび階層間調整装置１０３などからなる。その詳細は、
第２図で別徐説明する。

メモリ２ｏには、その階層での処理単位のプログラムＰ
２Ｏ１，Ｐ２Ｏ２，・・・及びこの階層での処理を開始
する上で初期化などをする開始プログラムＰ２Ｏ０、こ
の階層での処理の終了にあたって終了処理をし、処理の
終了を次のＶＩｉ層のプロセッサに通知し次階層プロセ
ッサへデータを転送する終了処理プログラムＰ２Ｏ９が
格納されている。

バッファ３０は外部あるいは他階層プロセッサから転送
されるデータを格納する入力バッファ３００と、処理途
中の中間データや外部あるいは他階層プロセッサへ転送
されるデータを格納する出力バッファ３０１に分けられ
る。入力バッファと出力バッファの２領域に分けること
によって信頼性も確保している。すなわち、外部あるい
は他階層プロセッサから転送されたデータは、入力バッ
ファ３００にその階層での処理が完了するまで保持され
ているから、何等かの原因で処理に不具合が生じた場合
には再度処理をすることが可能となる。

第１階層プロセッサ１で処理されるデータが入力バッフ
ァ３００に格納されており、処理単位プログラムＰ２Ｏ
１，Ｐ２Ｏ２により処理されるものとする。処理袋［１
０は入力バッファ３００から読み取ったデータを、処理
単位プログラムＰ２Ｏ１、Ｐ２Ｏ２によって処理する。

処理途中の中間データを一時的に保持する必要がある場
合は、出力バッファ３０１を使用する。処理単位プログ
ラムＰ２Ｏ１とＰ２Ｏ２の処理が終了すると終了処理プ
ログラムＰ２Ｏ９が起動され、出力バッファ３０１に格
納されている処理済データを第１階層プロセッサ２のバ
ッファ６０を構成する入力バッファに転送し、入力バッ
ファ３００と出力バッファ３０１をクリアする。つぎに
階層間調整装置１０３を通して、第２階層プロセッサ２
のシーケンサ４０１へ処理終了の通知をすると同時に２
次に処理すべきデータを入力バッファ３００に転送し開
始プログラムＰ２Ｏ０の起動をおこなう。第２階層プロ
セッサ２は、前階層プロッサ１からの終了通知を受信す
ると、シーケンサ４０１により自己内部の処理状況を調
べ、まだ処理中であれば待機し、処理終了であれば、既
に第１階層プロセッサ１から転送され入力バッファに格
納されているデータに対し第２階層での処理単位プログ
ラムを起動して処理を開始する。第２階層プロセッサの
動作は第１階層プロセッサのそれと同様である。

以上の動作を第２図により、具体的に説明する。

メモリ２０内の処理単位プログラナからアドレスレジス
タ１０６で指示されたアドレスの命令がインストラクシ
ョンレジスタ１０４に従来の方法で読み出される。イン
ストラクションレジスタ１０４からデコーダ１０２に命
令は送られ、ここで処理装置１０内の各部に対する制御
信号１１２が生成される。第２図には図示していないが
、制御記憶の中からマイクロプログラムを読出し制御信
号を生成する方式もあるが、本発明ではどちらでもよ　
　′い０本発明の特徴の１つは、終了処理プロゲラ１１
により、制御信号１１２の中に後述する「処理終了信号
」１１３が生成されることである。制御信号１１２はゲ
ート１０５を経由して、演算装置１００など各部を制御
する０通常の命令の場合は、このゲート１０５は“開”
であり１階層プロセッサ間の調整時にパ閉″となり、制
御信号１１２を一時的に待機させて命令の実行を停止す
る。演算装置１００は、従来のプロセッサと同様にＡＬ
Ｕ（論理演算ユニット）、シック、ステータスレジスタ
などの演算部１０８と、プログラムカウンタ。

スタッタ、汎用レジスタなどのレジスタファイル１０７
から構成される。プログラムの進行の制御はシーケンサ
１０１で行い、プログラムカウンタによる逐次進行や１
分岐命令処理、サブルーチン処理、割込み処理などは従
来の方法による。アドレスレジスタ１０６は、シーケン
サ１０１の制御により、処理単位プログラムの次命令の
アドレスや、バッファ３０に対するデータの格納、取出
しのためのアドレスを設定する。アドレスレジスタ１０
６に設定された処理単位プログラムのアドレスにより、
メモリ２ｏの中の処理単位プログラムの該当命令がイン
ストラクションレジスタ１０４に読み出される。バッフ
ァ３０へ格納する場合は。

格納先のアドレスをアドレスレジスタ１０６に設定し、
アドレスバス１］８によりバッファ３０に指示する。デ
ータは演算部１０８からデータバス１３２．１３３によ
りバッファ３０に転送される。データの読み出しの場合
は、データアドレスの設定、指示は格納の場合と同じで
あり、バッファ３０からデータバス１３３，１３１を通
してレジスタファイル１０７に読み込まれる。

第１階層プロセッサ１の処理が終了すると、処理終了プ
ログラム２０９が起動され、終了命令が発行される。終
了命令はデコーダ１０２で解読され、制御信号１１２の
中の特定ビット位置を１１１　Ｉ＋にする。これが前述
の処理終了信号１１３である。

階層間調整装置１０３が処理終了信号１１３を受信する
と、まず、次段の第２階層プロセッサ２のシーケンサ４
０１に対して、前段処理終了信号１１７を送る。シーケ
ンサ４０１は、第２階層プロセッサ２処理が継続中の時
は応答しない。階層間調整装置１０３は、シーケンサ４
０１からの応答があるまで命令保持信号１１４を１１１
１＋としてゲート１０５に伝え、処理終了命令の実行を
保留する。また、命令進行停止信号１１５をｌｌ　Ｉ　
Ｉ＋としてシーケンサ１０１に伝える。シーケンサ４０
１が前段処理終了信号１１７を受イｔ−ｘ　したとき、
第２階層プロセッサ２の処理が終了している場合、ある
いは受信特進行中だった処理が終了した場合。

シーケンサ４０１は出段処理終了信号１２０をｊｉ、７
層間調整装置１０３に返送する。階層間調整装置１０３
は、命令保持信号１１４を“０″としてゲート１０５で
の命令保持を解除し、命令進行停止信号１１５を１１０
　Ｉ＋としてシーケンサＬｏｔに伝え、以下の終了命令
の実行を行う。

（１）第１階層プロセッサ１の出力バッファ３０１に格
納されている処理済データを、第２階層プロセッサ２の
入力バッファ６００に転送する。

（２）転送完了後、第１階層プロセッサ１のバッファ３
０をクリアする。

（３）新規データを第１１階層プロセッサ１の入力バッ
ファ３００に取込む。

（４）処理単位プログラムを再開する。

を行なう。

以下、上記（１）ついて説明を補足する。

階層間調整装置１０３は、次段のシーケンサ４０１から
出段処理終了信号１２０を受信すると、ゲート１０５に
対して命令保持信号１１４の解除を行なう。尚、シーケ
ンサ１０１に対して命令進行停止信号１１５の解除する
ことは既述の通りである。階層間調整装置１０３は、さ
らに第２階す；９プロセツサ２のシーケンサ４０１に対
して、転送先アドレス設定要求命令１１８を発信する。

この転送先アドレス設定要求命令１１８により、シーケ
ンス４０１は、アドレスレジスタ４０６に人力バッファ
６００の転送データ格納アドレスを設定し、アドレス設
定完了信号１２１をト１７層間１″Ａ整装置１０３に返
送する。他方、第１プロセツナ１のゲート１０５に保持
されていた命令により、アドレスレジスタ１０６に処理
済データが格納されている出力バッファ３０１のアドレ
スが設定される。

処理終了プログラムＰ２Ｏ９の次の命令により。

第１階層の出力バッファ３０１から第２階層の入力バッ
ファ６００へ処理済データが転送される。

即ち、アドレスレジスタ１０６に設定された転送元アド
レスは、アドレスバス１３０を通して出力バッファ３０
１に伝えられ、処理済データはデータバス１３３．１３
１を通ってレジスタファイル１０７、演算部１０８によ
り再びデータバス１３２゜１３３を通り、第２階層のア
ドレスレジスタ４０６に設定されている人力バッファ６
００の転送先アドレスに転送格納される。転送の完了は
シーケンサ１０１で確認でき、このシーケンサ］０１か
ら階層間調整装置１０３に対して転送完了信号１１６が
発せられる。階層間調整装置１０３は転送完了信号１１
６を受信すると、内部の設定値をリセットして再開に備
えると共に、第２階層のシーケンサ４０１に対して当設
転送完了信号１１９を伝える。シーケンサ４０１は、上
記信号によりリセット動作をする。

以上説明した第１階層プロセッサから第２閘層プロセッ
サへのデータの転送、処理の移行のための階層間：Ａ整
装置を中心とする信号の通信プロトコルの例を第３図に
示す。

第４図、第５図は本発明の階層プロセッサによる処理の
流れの一例を示す。第４図は２階層の例であり、第１階
層プロセッサでは処理Ｐ１．第２階層プロセッサでは処
理２を行なう、処理Ｐ１゜Ｐ２とも複数の処理単位プロ
グラムから構成されている。先ず処理されるデータが第
１階層プロセッサの入力バッファにロードされ、第１回
目の処理ＰＬ（これをｐＨとする）が行われる。処理終
了時に、第１階層プロセッサの階層間調整装置１０３に
より１次の第２階層プロセッサとの間で前述した調整が
行われ、処理済データは第２階層プロセッサの入力バッ
ファに転送される。第４図ではこの転送をＴで示してい
る。転送終了後、第２階層プロセッサは第１回目の処理
Ｐ２（これをＰ２１）を開始する。他方、第１階層プロ
セッサは、転送終了後に次のデータをロードし、２回目
の処理Ｐ１２を、第２階層プロセッサの■〕２１と並行
に実行する。

以下、上述した動作が繰り返される。第５図は、本発明
との比較のために、従来の１階層のプロセッサで処理Ｐ
１とＰ２を逐次に実行する場合の処理シーケンスを示し
たものである。上記第４図と第５図との比較から、処理
時間は本発明システムの方が短くて済むことがわかる。

処理時間の短縮効果は、繰り返し回数が増えるに従って
大きくなる。また、本発明の構成で階層段数を増加する
に従って、各階層での並行処理の重複度が増し、処理時
間の一層の短縮が図れる。

〔発明の効果〕

以上の説明から明らかな如く１本発明によれば。

階層構造をもつソフトウェアに対し、そのソフト階層構
造と同じか類似の構造でプロセッサシステムを構成し、
各階層プロセッサにおいてこの階層に対応する処理プロ
グラムを実行し、その処理が終了すると次の処理に進む
ように階層プロセッサ間で通信し合って処理済データを
次階層に転送し、転送後は次のデータに対して同じ処理
プログラムを繰り返し実行するようにして、上位階層プ
ロセッサから下位階層に向けて処理とデータをパイプラ
イン的に流すことにより２階層構造をもつソフトウェア
を高速に処理することができる。

【図面の簡単な説明】

第１図は本発明による階層構造プロセッサシステムの一
実施例を示す全体構成図、第２図は第１図の各部を詳細
に示したシステム構成図、第３図は階層プロセッサ間の
データ転送のための通信プロトコルの１例を示す図、第
４図は本発明による２階 層プロセッサ構成の場合の処理の流れを示す図。 第５図は従来プロセッサによる処理の流れを示す図であ
る。 １・・・第１階層プロセッサ、２・・・第２階層プロセ
ッサ、１０．４０・・・処理装置、２０．５０・・・メ
モリ、３０．６０・・・バッファ、１００・・・演算装
置、１０１・・・シーケンサ、１０２・・・デコーダ、
１０３・・・階層間肩整装置、３００・・・入力バッフ
ァ、３０１・・・出＼−′ 第　１　口 晃　２　図 第　３　（２） 茅　４−７ 葛　５　図

Claims (1)

1. 【特許請求の範囲】 １、階層的に接続された複数のプロセッサからなり、各
   プロセッサが当該階層に対応した処理プログラムを実行
   し、その処理が終了すると次階層プロセッサとの間で通
   信をして処理済データを次階層に転送し、転送後は当該
   階層の次のデータに対して同じ処理プログラムを繰返し
   実行させ、上位階層から下位層に向けて処理とデータを
   パイプライン的に流すことにより、階層構造をもつソフ
   トウェアを並列的に処理するようにしたことを特徴とす
   る階層構造プロセッサシステム。 ２、第１項記載の階層構造プロセッサシステムにおいて
   、各プロセッサが当該階層が分担する処理を実行するた
   めの処理プログラムと初期化や終了処理などをするサポ
   ートプログラムとを格納するためのメモリと、処理すべ
   きデータを格納するための入力バッファと、処理済みの
   データを格納するための出力バッファと、階層間のデー
   タ転送時に調整制御を行うための階層間調整装置とを有
   することを特徴とする階層構造プロセッサシステム。