JPS63207246A - Automatic discriminating circuit for communication speed - Google Patents
Automatic discriminating circuit for communication speedInfo
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- JPS63207246A JPS63207246A JP62039804A JP3980487A JPS63207246A JP S63207246 A JPS63207246 A JP S63207246A JP 62039804 A JP62039804 A JP 62039804A JP 3980487 A JP3980487 A JP 3980487A JP S63207246 A JPS63207246 A JP S63207246A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＲ８−２３２Ｃインターフエイスを有している
、ＮＣＵ （網制御装置）とモデム、あるいはＮＣＵ内
蔵のモデム等において、Ｒ３−２３２０のデータ信号の
通信速度を識別する回路に関するものである。Detailed Description of the Invention (Field of Industrial Application) The present invention is applicable to an NCU (network control unit) and a modem having an R8-232C interface, or a modem with a built-in NCU. This invention relates to a circuit that identifies the communication speed of a signal.
（従来の技術）
第２図は従来のＲＳ−２３２Ｃのデータ通信システム図
であり、図中ＤＴＥはＲ３−２３２Ｃ通信の端末装置、
ＮＣＵは網制御装置、ＭＯＤＥＭはモデム、Ｃは回線で
ある。(Prior art) Fig. 2 is a diagram of a conventional RS-232C data communication system, in which DTE is a terminal device for R3-232C communication,
NCU is a network control device, MODEM is a modem, and C is a line.
同図において、端末装置ＤＴＥから送信されるＲ８−２
３２Ｃのデータ信号は、モデムＭＯＤＥＭによって変調
されて、網制御装置ＮＣＵを介して回線Ｃに送出され、
あるいは回線Ｃからの信号を網制御装置ＮＣＵが受け、
モデムＭＯＤＥＭによって復調されてＲＳ−２３２Ｃの
データ信号として端末装置ＤＴＥに送出される。In the same figure, R8-2 transmitted from the terminal device DTE
The data signal of 32C is modulated by the modem MODEM and sent to the line C via the network control unit NCU,
Alternatively, the network control unit NCU receives a signal from line C,
It is demodulated by the modem MODEM and sent to the terminal device DTE as an RS-232C data signal.
このシステムにおいては、端末装置ＤＴＥと網制御装置
ＮＣＵとモデムＭＯＤＥＭは、互いに同−の通信速度仕
様に切換えて置く必要があり、従来は端末装置ＤＴＨの
通信速度は自動識別されなかったので、その通信速度は
予め別途知らされて、前記通信速度仕様の切換等に対処
していた。In this system, the terminal device DTE, network controller NCU, and modem MODEM must be switched to the same communication speed specifications. Conventionally, the communication speed of the terminal device DTH was not automatically identified. The communication speed is separately notified in advance to cope with switching of the communication speed specifications, etc.
（発明が解決しようとする問題点）
しかしながら、上記のように、端末装置ＤＴＥの通信速
度を予め知らされて、網制御装置ＮＣＵやモデムＭＯＤ
ＥＭの通信速度仕様を切換えるようにした場合は端末装
置ＤＴＨの各通信速度に対して、この切換えの自動化に
適応し難い。(Problem to be Solved by the Invention) However, as described above, if the communication speed of the terminal device DTE is known in advance, the network control device NCU or modem MOD
If the EM communication speed specifications are changed, it is difficult to automate this switching for each communication speed of the terminal device DTH.
本発明は、上記の問題点を除去するために、端末装置Ｄ
ＴＥからの特定のデータにより通信速度を自動的に識別
する回路を提供することを目的とする。In order to eliminate the above problems, the present invention provides a terminal device D.
It is an object of the present invention to provide a circuit that automatically identifies communication speed based on specific data from TE.
（問題点を解決するための手段）
本発明は前記問題点を解決するために、Ｒ８−２３２Ｃ
のデータ信号を送受信して変復調する回路において、前
記データ信号の通信速度より高い所定の周波数のパルス
を発生するパルス発生器と、前記パルスを計数するカウ
ンタと、前記データ信号におけるスタートビット信号の
受信時点を検出して前記がウンタの計数を開始させる計
数開始作動手段と、前記スタートビット信号の終端時点
を検出して前記カウンタの計数を停止させる計数停止作
動手段と、前記カウンタの計数値によって前記データ信
号の通信速度を識別する通信速度識別手段とによって構
成した。(Means for Solving the Problems) In order to solve the above problems, the present invention provides R8-232C
A circuit that transmits, receives, and modulates and demodulates a data signal, the circuit comprising: a pulse generator that generates pulses of a predetermined frequency higher than the communication speed of the data signal, a counter that counts the pulses, and a reception of a start bit signal in the data signal. counting start actuating means for detecting a point in time and causing the counter to start counting; counting stop actuating means for detecting an end point of the start bit signal and stopping counting by the counter; and communication speed identification means for identifying the communication speed of the data signal.
（作用）
本発明によれば、Ｒ３−２３２Ｃのスタートビット信号
の受信時点でカウンタの計数が開始され、スタートビッ
ト信号の終端時点で該計数が停止される。スタートビッ
ト信号は所定のビット長によって構成されているので、
前記カウンタの計数値は通信速度によって決まっており
、よって該計数値から通信速度識別手段によって、通信
速度が識別される。(Operation) According to the present invention, the counter starts counting when the start bit signal of R3-232C is received, and stops counting when the start bit signal ends. Since the start bit signal consists of a predetermined bit length,
The count value of the counter is determined by the communication speed, and therefore, the communication speed is identified from the count value by the communication speed identification means.
（実施例）
第１図は本発明の一実施例を示す通信速度の自動識別回
路図である。(Embodiment) FIG. 1 is a circuit diagram of an automatic communication speed identification circuit showing an embodiment of the present invention.
同図において、１はパルス発生器、２はカウンタ、３は
計数開始作動手段としてのオアゲート、４は計数停止作
動手段としてのフリップフロップ、５は通信速度識別手
段としての中央処理装置（ＣＰＵ）、−６はオアゲート
、７はノアゲート、ＳＤは第２図に示すＲＳ−２３２Ｃ
の通信端末装置ＤＴＥからの送信信号である。In the figure, 1 is a pulse generator, 2 is a counter, 3 is an OR gate as a counting start operation means, 4 is a flip-flop as a counting stop operation means, 5 is a central processing unit (CPU) as a communication speed identification means, -6 is the OR gate, 7 is the NOAH gate, and SD is the RS-232C shown in Figure 2.
This is a transmission signal from the communication terminal device DTE.
ＣＰＵ５は、送信信号ＳＤについては、該信号をそのシ
リアルポートＡに受けて網制御装置ＮＣＵ１モデムＭＯ
ＤＥＭに送出する。第３図はＲ８−２３２Ｃの送信信号
ＳＤのフォーマットを示す図であり、スタートビットｂ
１は論理レベル”Ｌ”の１ビツトよりなる。情報ビット
ｂｓは、８乃至９ビツトからなり、その先頭のビットｂ
２は論理レベル“Ｈ”のデータを使用するものとする。Regarding the transmission signal SD, the CPU 5 receives the signal at its serial port A and sends it to the network control device NCU1 modem MO.
Send to DEM. FIG. 3 is a diagram showing the format of the transmission signal SD of R8-232C, where the start bit b
1 consists of 1 bit of logic level "L". The information bit bs consists of 8 to 9 bits, and the first bit b
2 uses data at logic level "H".
そしてストップビットｂｎは“Ｈ”の１ビツトよりなる
。The stop bit bn consists of one bit of "H".
パルス発生器１は送信信号ＳＤの通信速度より高い所定
の周波数のパルス（クロック）を連続して発生する。オ
アゲート３は、パルス発生器１のクロックと、送信信号
ＳＤとを受けて、送信信号ＳＤが“Ｌｌのときカウンタ
２のクロック端子ＣＬＫＩにパルス発生器１のクロック
を与える。The pulse generator 1 continuously generates pulses (clocks) of a predetermined frequency higher than the communication speed of the transmission signal SD. The OR gate 3 receives the clock of the pulse generator 1 and the transmission signal SD, and applies the clock of the pulse generator 1 to the clock terminal CLKI of the counter 2 when the transmission signal SD is "Ll".
カウンタ２はイネーブル端子ＥＮＡＢＬＥが“Ｈｏのと
き、そのクロックの立上りを計数して、その計数値をＣ
ＰＵ５のデータバスＢに出力する。ＣＰＵ５のリセット
信号端子ＲＥＳＥＴは通常、“Ｈｏであって、通信速度
測定時に“Ｌ″にする。Counter 2 counts the rising edge of the clock when the enable terminal ENABLE is “Ho” and converts the count value to C.
Output to data bus B of PU5. The reset signal terminal RESET of the CPU 5 is normally "Ho" and is set to "L" when measuring the communication speed.
フリップフロップ４はＣＰＵ５のリセット信号端子ＲＥ
ＳＥＴから“Ｈｏを受けたときにリセットされてその出
力Ｑ２を“Ｌｌにし、その後、クロック端子ＣＬＫ２に
送信信号ＳＤの立上り信号を受けるとｓ Ｈｓとなる。The flip-flop 4 is connected to the reset signal terminal RE of the CPU 5.
When it receives "Ho" from SET, it is reset and its output Q2 becomes "Ll".After that, when the clock terminal CLK2 receives a rising signal of the transmission signal SD, it becomes sHs.
フリップフロップ４の出力Ｑ２が“Ｈｌとなると、オア
ゲート６によりＣＬＫ２の入力が“Ｈ”に固定されて、
Ｑ２出力は“Ｈｏに保持される。ノアゲート７はＣＰＵ
５のリセット信号端子ＲＥＳＥＴの信号とフリップフロ
ップ４の出力Ｑ２の信号とを受けて、該各信号が共に“
Ｌ”のときにカウンタ２のイネーブル端子ＥＮＡＢＬＥ
を“Ｒ２にして計数可能にし、いずれかが“Ｈ“のとき
に計数を停止させてＲＥＳＥＴが“Ｈ”となるとその計
数値をリセ・ソトする。ＣＰＵ５は終了信号端子ＥＮＤ
にフリ・ツブフロップ４の出力Ｑ２の信号を受けていて
、該信号が“Ｈ＃になると、該時点におけるカウンタ２
の計数値によって通信速度を識別する。When the output Q2 of the flip-flop 4 becomes "Hl", the input of CLK2 is fixed to "H" by the OR gate 6,
Q2 output is held at “Ho”. NOR gate 7
5 and the output Q2 of the flip-flop 4, both of the signals become "
When the level is “L”, the enable terminal of counter 2 is ENABLE.
is set to "R2" to enable counting, and when either one is "H", counting is stopped, and when RESET becomes "H", the counted value is reset/sorted.The CPU 5 connects the end signal terminal END.
When the signal from the output Q2 of the flip-flop 4 is received at
The communication speed is identified by the count value of .
つぎに、第１図の動作を説明する。Next, the operation shown in FIG. 1 will be explained.
第４図は第１図の各部の動作を示すタイミングチャート
である。ＣＰＵ５は通常はリセット信号端子ＲＥＳＥＴ
を“Ｈ＃にしていて、カウンタ２は、ノアゲート７を介
して、イネーブル端子ＥＮＡＢＬＥが“Ｌｏになり、計
数を不能にし、且つその計数値がリセットされる。そし
てフリップフロップ４もリセットされている。FIG. 4 is a timing chart showing the operation of each part in FIG. 1. CPU5 normally uses the reset signal terminal RESET
is set to "H#", and the enable terminal ENABLE of the counter 2 becomes "Lo" through the NOR gate 7, disabling counting and resetting the count value. Flip-flop 4 has also been reset.
通信速度測定のために、時刻ｔ１において、ＣＰＵ５の
リセット信号端子ＲＥＳＥＴが“Ｌ＃になると、カウン
タ２は、イネーブル端子ＥＮＡＢＬＥが“Ｈｌになり以
後、計数可能になる。このとき、送信信号ＳＤが、第３
図に示すスタートビットｂ１の発生の手前にあって“Ｈ
ｌになっていると、オアゲート３は、パルス発生器１の
クロックと無関係に“Ｈ”になって該クロックを無効に
し、カウンタ２はその計数が停止されたままになってい
る。To measure the communication speed, at time t1, when the reset signal terminal RESET of the CPU 5 becomes "L#", the counter 2 becomes capable of counting after the enable terminal ENABLE becomes "Hl". At this time, the transmission signal SD
“H” before the start bit b1 shown in the figure is generated.
1, the OR gate 3 becomes "H" regardless of the clock of the pulse generator 1, invalidating the clock, and the counter 2 remains stopped from counting.
時刻ｔ２において、送信信号ＳＤがスタートビットｂ１
により、“Ｌ”になると、パルス発生器１のクロックが
、オアゲート３によって有効になり、カウンタ２のクロ
ック端子ＣＬＫＩに与えられて計数が開始される。At time t2, the transmission signal SD reaches the start bit b1.
When the signal becomes "L", the clock of the pulse generator 1 is enabled by the OR gate 3, and is applied to the clock terminal CLKI of the counter 2 to start counting.
時刻ｔ３において、送信信号ＳＤが情報ビットｂｓの先
頭のビットｂ２に移行して“Ｈ”になると、フリップフ
ロップ４はその立上り信号を受けてセットされ、出力Ｑ
２が“Ｈ”になり、カウンタ２はイネーブル端子ＥＮＡ
ＢＬＥが“Ｌ”になって計数が停止される。同時にオア
ゲート６が出力Ｑ２の“Ｈ”になるのを受けてフリップ
フロップ４のＣＬＫ２人力が“Ｈ”に保持されることに
よりフリップフロップ４のセット状態が保持される。At time t3, when the transmission signal SD shifts to the first bit b2 of the information bit bs and becomes "H", the flip-flop 4 receives the rising signal and is set, and the output Q
2 becomes “H”, and counter 2 becomes the enable terminal ENA.
BLE becomes "L" and counting is stopped. At the same time, in response to the output Q2 of the OR gate 6 becoming "H", the CLK2 input of the flip-flop 4 is held at "H", thereby maintaining the set state of the flip-flop 4.
ＣＰＵ５は、フリップフロップ４の出力Ｑ２を終了信号
端子ＥＮＤに受けて、このときのカウンタ２の計数値に
よって通信速度を識別する。そして、引続く時刻ｔ４に
おいてＣＰＵ５のリセット信号端子ＲＥＳＥＴが“Ｈ”
になって初期状態に戻る。The CPU 5 receives the output Q2 of the flip-flop 4 at the end signal terminal END, and identifies the communication speed based on the count value of the counter 2 at this time. Then, at the subsequent time t4, the reset signal terminal RESET of the CPU 5 becomes "H".
and return to the initial state.
本実施例において、ＲＳ−２３２Ｃの送信信号ＳＤの通
信速度が、１２００ ｂｐｓと３００ ｂｐｓの送信を
可能にしているものとして、パルス発生器１のクロック
を１０ＫＨｚとすると、１ビツトで構成されるスタート
ビットｂｔが入力されたことによって、通信速度が１２
００ ｂｐｓのとき°はカウンタ２の計数値が９または
８となり、モして３００ｂｐｓのときは３４または３３
となる。ＣＰＵ５は、それぞれの計数値から、通信速度
が１２００ ｂｐｓ 。In this example, assuming that the transmission speed of the RS-232C transmission signal SD is 1200 bps and 300 bps, and the clock of the pulse generator 1 is 10 KHz, the start signal consists of 1 bit. By inputting bit bt, the communication speed increases to 12
At 00 bps, the count value of counter 2 is 9 or 8, and at 300 bps, it is 34 or 33.
becomes. The CPU 5 has a communication speed of 1200 bps from each count value.
３００ ｂｐｓであることを識別して、その結果に基づ
く通信速度切換信号等を網制御装置ＮＣＵ及びモデムＭ
ＯＤＥＭに出力する。300 bps, and sends a communication speed switching signal, etc. based on the result to the network control unit NCU and modem M.
Output to ODEM.
（発明の効果）
以上説明したように、本発明によれば、Ｒ８−２３２０
のスタートビット信号が発生している期間のクロックパ
ルスを計数することにより、自動的にその通信速度を識
別するようにしたので、その識別結果を用いて、モデム
などの通信速度をＲＳ−２３２Ｃの通信速度に切換える
ための自動化に適用し得る。(Effect of the invention) As explained above, according to the present invention, R8-2320
By counting the clock pulses during the period in which the start bit signal is generated, the communication speed is automatically identified.The identification result can be used to determine the communication speed of the modem, etc. of the RS-232C. It can be applied to automation for switching to communication speed.
第１図は本発明の実施例を示す通信速度の自動諜別回路
図、第２図は従来のＲＳ−２３２Ｃのデータ通信システ
ム図、第３図はＲ３−２３２Ｃの送信信号のフォーマッ
トを示す図、第４図は第１図の回路の動作を示すタイミ
ングチャートである。
１・・・パルス発生器
２・・・カウンタFig. 1 is a communication speed automatic detection circuit diagram showing an embodiment of the present invention, Fig. 2 is a diagram of a conventional RS-232C data communication system, and Fig. 3 is a diagram showing the format of an R3-232C transmission signal. , FIG. 4 is a timing chart showing the operation of the circuit of FIG. 1. 1...Pulse generator 2...Counter
Claims (1)
路において、 前記データ信号の通信速度より高い所定の周波数のパル
スを発生するパルス発生器と、 前記パルスを計数するカウンタと、 前記データ信号におけるスタートビット信号の受信時点
を検出して前記カウンタの計数を開始させる計数開始作
動手段と、 前記スタートビット信号の終端時点を検出して前記カウ
ンタの計数を停止させる計数停止作動手段と、 前記カウンタの計数値によって前記データ信号の通信速
度を識別する通信速度識別手段とを設けてなる 通信速度の自動識別回路。[Claims] A circuit that transmits and receives an RS-232C data signal and modulates and demodulates the circuit, comprising: a pulse generator that generates pulses of a predetermined frequency higher than the communication speed of the data signal; a counter that counts the pulses; Counting start actuating means for detecting a reception time of a start bit signal in the data signal to start counting by the counter; Counting stop actuating means for detecting an end time of the start bit signal and stopping counting by the counter. . Communication speed identification means for identifying the communication speed of the data signal based on the counted value of the counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039804A JPS63207246A (en) | 1987-02-23 | 1987-02-23 | Automatic discriminating circuit for communication speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039804A JPS63207246A (en) | 1987-02-23 | 1987-02-23 | Automatic discriminating circuit for communication speed |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63207246A true JPS63207246A (en) | 1988-08-26 |
Family
ID=12563143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62039804A Pending JPS63207246A (en) | 1987-02-23 | 1987-02-23 | Automatic discriminating circuit for communication speed |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63207246A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0425317A2 (en) * | 1989-10-26 | 1991-05-02 | Kabushiki Kaisha Toshiba | Network interface system |
| JP2015032160A (en) * | 2013-08-02 | 2015-02-16 | コイト電工株式会社 | Setting device for traffic signal controller, program and recording medium |
-
1987
- 1987-02-23 JP JP62039804A patent/JPS63207246A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0425317A2 (en) * | 1989-10-26 | 1991-05-02 | Kabushiki Kaisha Toshiba | Network interface system |
| JP2015032160A (en) * | 2013-08-02 | 2015-02-16 | コイト電工株式会社 | Setting device for traffic signal controller, program and recording medium |
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