JPS6360945B2 - - Google Patents
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- JPS6360945B2 JPS6360945B2 JP57099877A JP9987782A JPS6360945B2 JP S6360945 B2 JPS6360945 B2 JP S6360945B2 JP 57099877 A JP57099877 A JP 57099877A JP 9987782 A JP9987782 A JP 9987782A JP S6360945 B2 JPS6360945 B2 JP S6360945B2
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- data transmission
- transmission line
- flip
- counter
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- 230000005540 biological transmission Effects 0.000 claims description 23
- 238000004891 communication Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明は、データ伝送装置間を接続するデータ
伝送回線上の接続検出および未接続状態検出方式
に関する。DETAILED DESCRIPTION OF THE INVENTION [Description of the technical field to which the invention pertains] The present invention relates to a method for detecting connection and disconnection state on a data transmission line connecting data transmission devices.
従来、この種のデータ伝送装置は自分自身の入
力信号を受付可能状態にした後に、入力に到来す
るデータを受付可能状態にしている。このため、
データ伝送回線上に乱れ等が起こつた場合に、回
線上がどのようになつているか（例えば回線上に
信号が流れているのか、流れていないのか）を判
別することができない欠点がある。また、コマン
ド形式で互いに存在することを確認してデータの
通信を開始することも行われている。しかしこれ
では相手が受信状態であるのかどうかを識別し、
通信を開始するまでに時間がかかる欠点がある。
Conventionally, this type of data transmission device makes its own input signal ready for reception, and then makes it ready for data arriving at the input. For this reason,
When a disturbance or the like occurs on a data transmission line, there is a drawback that it is not possible to determine the state of the line (for example, whether a signal is flowing on the line or not). Additionally, data communication is started after confirming the mutual existence using a command format. However, this method identifies whether the other party is in a receiving state,
The disadvantage is that it takes time to start communication.
本発明はこの点を改良するもので、データ伝送
回線上に乱れ等が起こつた場合に、現在流れてい
る信号（ノイズを考慮したもの）を直接チエツク
することにより、現在回線上が接続状態か未接続
状態かを見分けることができ、さらに、突然接続
状態から未接続状態に移つても直ちに反応するこ
とができる装置を提供することを目的とする。
The present invention improves this point by directly checking the currently flowing signal (taking noise into account) when a disturbance occurs on the data transmission line, thereby confirming whether the current connection state is on the line. It is an object of the present invention to provide a device that can distinguish whether it is in an unconnected state and can also react immediately even if it suddenly changes from a connected state to an unconnected state.
本発明は、データ伝送回線上でビツトシーケン
スフレーム転送を行うデータ伝送装置において、
データ伝送回線上の入力信号を受信可能状態にし
た後に、データ伝送回線上に特定のビツトパター
ンが一定時間T1内に規定回数T0以上続いたとき
に上記データ伝送回線が未接続であるとして、上
記規定回数を計数した回路をリセツトし、上記一
定時間が経過するまで上記未接続が検出されない
ときデータ伝送回線が接続状態とし、接続状態と
した後に、さらにデータ伝送回線同一論理値のビ
ツトが規定回数T2またはT3以上続くとデータ伝
送回線が未接続状態に移行したとして検出するこ
とを特徴とする。
The present invention provides a data transmission device that transfers bit sequence frames on a data transmission line.
After the input signal on the data transmission line is enabled to receive, if a specific bit pattern continues on the data transmission line for a specified number of times T 0 or more within a certain period of time T 1 , the data transmission line is deemed to be disconnected. , the circuit that has counted the specified number of times is reset, and when the above-mentioned disconnection is not detected until the above-mentioned fixed time has elapsed, the data transmission line is set to the connected state, and after the data transmission line is set to the connected state, the bits of the same logical value are further set to the data transmission line. The feature is that if this continues for a predetermined number of times T 2 or T 3 or more, it is detected that the data transmission line has transitioned to an unconnected state.
本発明の一実施例を図面に基づいて説明する。 An embodiment of the present invention will be described based on the drawings.
第１図は本発明一実施例の要部ブロツク構成図
である。第１図で、符号１はデータ伝送回線上の
入力信号を受付可能状態にするフリツプフロツ
プ、符号２は回線上が接続状態であることを示す
フリツプフロツプ、符号３および４は接続状態か
ら未接続状態に移行したことを示すフリツプフロ
ツプをそれぞれ示す。また、符号５は回線上の入
力データに論理値「１」がT0個続くかを識別す
るためのカウンタ、符号６は受付可能状態を設定
する上記フリツプフロツプ１がオンしたときから
内部クロツクａに同期してT1時間を計数するカ
ウンタ、符号７は接続状態を示す上記フリツプフ
ロツプ２がオンしたときから回線上の入力データ
に論理値「０」を検出しない限り内部クロツクａ
に同期してT2時間を計数するカウンタ、符号８
は入力データに論理値「１」を検出しない限り内
部クロツクａに同期してT3時間を計数するカウ
ンタをそれぞれ示す。また符号９および１０はレ
シーバ、符号１１〜２０はアンド回路、符号３１
〜３７はナンド回路をそれぞれ示す。 FIG. 1 is a block diagram of essential parts of an embodiment of the present invention. In Fig. 1, reference numeral 1 is a flip-flop that makes it possible to accept input signals on the data transmission line, reference numeral 2 is a flip-flop that indicates that the line is in a connected state, and reference numerals 3 and 4 are flip-flops that change from a connected state to an unconnected state. Each flip-flop is shown to indicate that the transition has occurred. Further, reference numeral 5 is a counter for identifying whether the logical value "1" continues for T0 times in the input data on the line, and reference numeral 6 is a counter for determining whether the logical value "1" continues for T0 times in the input data on the line. A counter that synchronously counts T1 time, and reference numeral 7 indicates the connection state.From the time when the above-mentioned flip-flop 2 is turned on, unless a logic value "0" is detected in the input data on the line, the internal clock a
Counter, code 8, that counts T2 time in synchronization with
indicate counters that count T3 time in synchronization with internal clock a unless a logic value "1" is detected in the input data. Further, numerals 9 and 10 are receivers, numerals 11 to 20 are AND circuits, and numeral 31
37 respectively indicate NAND circuits.
また、ａは上記内部クロツク、ｂは入力デー
タ、ｃは回線上の入力クロツク、ｄは上位装置か
ら受付可能状態を設定するフリツプフロツプ１を
セツトする信号、ｅは上位装置からフリツプフロ
ツプ１をリセツトする信号、ｆはマスタリセツト
信号、ｇは上位装置からフリツプフロツプ３をリ
セツトする信号、ｈは上位装置からフリツプフロ
ツプ４をリセツトする信号、ｉは上位装置へ転送
する入力データ、ｊは上位装置へ転送する入力ク
ロツク、ｋは接続状態を示すフリツプフロツプ２
の出力信号、ｌはフリツプフロツプ３の出力信
号、ｍはフリツプフロツプ４の出力信号、ｎは上
位装置に回線上が接続状態後未接続状態になつた
ことを示す割込信号をそれぞれ示す。 Furthermore, a is the internal clock, b is the input data, c is the input clock on the line, d is a signal to set the flip-flop 1 to enable reception from the host device, and e is a signal from the host device to reset the flip-flop 1. , f is a master reset signal, g is a signal from a host device to reset flip-flop 3, h is a signal from a host device to reset flip-flop 4, i is input data to be transferred to a host device, and j is an input clock to be transferred to a host device. , k indicates the connection state of flip-flop 2
l is the output signal of flip-flop 3, m is the output signal of flip-flop 4, and n is an interrupt signal indicating that the line has become disconnected after being connected to the host device.
第２図は、カウンタ５の動作を示すタイムチヤ
ートである。第２図で、ｃは入力クロツク、ｂは
入力データ、OUT1はフリツプフロツプ１の出
力、OUT5はカウンタ５の出力をそれぞれ示す。
またCOUNT5はカウンタ５の計数状態をT0＝F16
として示したものである。 FIG. 2 is a time chart showing the operation of the counter 5. In FIG. 2, c represents an input clock, b represents input data, OUT 1 represents the output of flip-flop 1, and OUT 5 represents the output of counter 5, respectively.
Also, COUNT 5 indicates the counting state of counter 5 as T 0 = F 16
It is shown as follows.
すなわち、カウンタ５はフリツプフロツプ１が
セツトされると入力クロツクｃに同期して入力デ
ータｂの論理値「１」の連続する特定パターンを
計数し計数値がT0となつたとき出力パルスを送
出する。 That is, when the flip-flop 1 is set, the counter 5 counts a specific pattern of successive logical values of "1" in the input data b in synchronization with the input clock c, and sends out an output pulse when the counted value reaches T0 . .
第３図は、カウンタ６の動作を示すタイムチヤ
ートである。第３図でａは内部クロツク、OUT1
はフリツプフロツプ１の出力、OUT5はカウンタ
５の出力、OUT6はカウンタ６の出力、OUT2は
フリツプフロツプ２の出力をそれぞれ示す。ま
た、COUNT6はカウンタ６の計数状態をT1＝
FF16として示したものである。 FIG. 3 is a time chart showing the operation of the counter 6. In Figure 3, a is the internal clock, OUT 1
indicates the output of flip-flop 1, OUT 5 indicates the output of counter 5, OUT 6 indicates the output of counter 6, and OUT 2 indicates the output of flip-flop 2. Also, COUNT 6 indicates the counting state of counter 6 as T 1 =
It is shown as FF 16 .
すなわち、カウンタ６はフリツプフロツプ１が
セツトされると内部クロツクａを計数しT1時間
を計数するとフリツプフロツプ２をセツトする。
また、カウンタ６はカウンタ５の出力パルスによ
つてリセツトされる。 That is, counter 6 counts internal clock a when flip-flop 1 is set, and sets flip-flop 2 when it counts T1 time.
Further, the counter 6 is reset by the output pulse of the counter 5.
このような回路構成で、本発明の特徴ある動作
を説明すると、フリツプフロツプ１がセツトされ
受信可能状態となるとカウンタ６が時間T1の計
数を開始する。この時間T1内に回線上の特定ビ
ツトが規定回数T0以上連続しなければフリツプ
フロツプ２がカウンタ６によりセツトされ、回線
上が接続状態であると判断される。この時間T1
内に回線上の特定ビツトが規定回数T0以上連続
すればカウンタ６は時間T1を計数する前にT0を
計数したカウンタ５の出力によつてリセツトさ
れ、フリツプフロツプ２はセツトされず回線上が
未接続状態であると判断される。また、回線上が
接続状態後ある特定のビツト論理「１」の連続あ
るいは論理「０」の連続がある時間T2あるいは
T3以上続くと未接続状態に移行したと判断する。 With such a circuit configuration, the characteristic operation of the present invention will be explained. When the flip-flop 1 is set and becomes ready for reception, the counter 6 starts counting the time T1 . If the specific bit on the line does not continue for a predetermined number of times T0 or more within this time T1 , the flip-flop 2 is set by the counter 6, and it is determined that the line is in a connected state. This time T 1
If the specified bit on the line continues for a specified number of times T0 or more within the specified time period, the counter 6 is reset by the output of the counter 5 which counted T0 before counting the time T1 , and the flip-flop 2 is not set and no data is input on the line. is determined to be in an unconnected state. Also, after the line is connected, there is a certain period of time T 2 or a certain number of consecutive bits of logic ``1'' or ``0''.
If it continues for T 3 or more, it is determined that the state has transitioned to an unconnected state.
すなわち、上位装置からのセツト信号ｄにより
入力信号を受付可能状態とするフリツプフロツプ
１をセツトすると、レシーバ９および１０を通し
て回線上の入力データｂと入力クロツクｃが入力
される。これにより、カウンタ５が動作し、回線
上の入力データｂが論理値「１」であるとナンド
回路３１を通して計数し続け入力データｂが論理
値「０」であるとナンド回路３３，３２、アンド
回路１３を通してリセツトされ、計数値がT0に
なるとパルスを発生する。また、カウンタ６はフ
リツプフロツプ１がセツトされるとナンド回路３
６を通して内部クロツクａを計数し始めるが、カ
ウンタ５の値がT0になるかあるいはフリツプフ
ロツプ２がセツトされるとアンド回路１４を通し
てリセツトされる。カウンタ６の値がT1になる
とパルスを発生する。したがつて、フリツプフロ
ツプ２はカウンタ６の値がT1になることにより
セツトされる。これによりｋ信号が送出され上位
装置側に回線上が接続状態になつていることを知
らせることになる。 That is, when flip-flop 1, which is enabled to accept input signals, is set by a set signal d from a host device, input data b and input clock c on the line are input through receivers 9 and 10. As a result, the counter 5 operates, and when the input data b on the line is a logical value "1", it continues counting through the NAND circuit 31, and when the input data b on the line is a logical value "0", it continues counting through the NAND circuits 33, 32, and It is reset through the circuit 13 and generates a pulse when the count value reaches T0 . Further, when the flip-flop 1 is set, the counter 6 is set to the NAND circuit 3.
The internal clock a starts counting through the counter 6, but is reset through the AND circuit 14 when the value of the counter 5 reaches T0 or when the flip-flop 2 is set. When the value of the counter 6 reaches T1 , a pulse is generated. Therefore, flip-flop 2 is set when the value of counter 6 becomes T1 . As a result, the k signal is sent out to notify the higher-level device that the line is in a connected state.
また、フリツプフロツプ２がセツトされると、
カウンタ７はアンド回路１７を通して入力信号ｂ
が論理「１」のときのみリセツト状態が解除さ
れ、ナンド回路３４を通して内部クロツクａを計
数する。カウンタ７はT2時間を計数するまで入
力データｂに論理「１」が継続されるとT2時間
計数時に出力パルスを送出し、フリツプフロツプ
３をセツトする。 Also, when flip-flop 2 is set,
The counter 7 receives the input signal b through the AND circuit 17.
The reset state is released only when is logic "1", and the internal clock a is counted through the NAND circuit 34. When the input data b continues to be logic "1" until the counter 7 counts the time T2, it sends out an output pulse and sets the flip-flop 3 when counting the time T2 .
また、フリツプフロツプ２がセツトされると、
カウンタ８はアンド回路１８を通して入力データ
ｂが論理「０」のときのみリセツト状態が解除さ
れ、ナンド回路３５を通して内部クロツクａを計
数する。カウンタ８はT3時間を計数するまで入
力データｂに論理「０」が継続されるとT3時間
計数時に出力パルスを送出し、フリツプフロツプ
４をセツトする。 Also, when flip-flop 2 is set,
The counter 8 is released from the reset state only when the input data b is logic "0" through the AND circuit 18, and counts the internal clock a through the NAND circuit 35. When the input data b continues to be a logic "0" until the counter 8 counts the time T3, the counter 8 sends out an output pulse and sets the flip-flop 4 when counting the time T3 .
したがつて、フリツプフロツプ３または４のい
ずれかがセツトされるとナンド回路３７を通して
信号ｎが上位装置に送出され、回線上が未接続状
態となつたことが報告される。 Therefore, when either flip-flop 3 or 4 is set, a signal n is sent to the host device through the NAND circuit 37, reporting that the line is disconnected.
すなわち、回線上が接続状態になるには、ある
T1時間不正となるパターン（連続して「１」の
値がT0個発生）が発生しないことになり、接続
状態から未接続状態に移行したことになるには不
正となるパターン（「１」の値がT2×ｔ時間続く
かまたは「０」の値がT3×ｔ時間続く）が発生
したことになる。ただし、ｔは内部クロツクａの
周期の時間を示す。 In other words, for the line to become connected, there must be
This means that an invalid pattern for T 1 hour (T 0 consecutive occurrences of 1) does not occur, and an invalid pattern for a transition from a connected state to an unconnected state (a continuous occurrence of T 0 values of 1) is required. The value continues for T 2 ×t time, or the value “0” continues for T 3 ×t time) has occurred. Here, t indicates the period of the internal clock a.
このように、通信回線上のフレーム転送におけ
る不正パターンの定義を決めておけば通信回線上
の接続状態、状態遷移等が容易に判断される。 In this way, if the definition of the fraudulent pattern in frame transfer on the communication line is determined, the connection status, state transition, etc. on the communication line can be easily determined.
以上説明したように本発明によれば、回線上の
入力データのビツトの連続性を時間監視すること
により、ノイズを考慮した上で回線上が接続され
ているか未接続であるかの判断ができるととも
に、いちど接続状態になつた後に未接続状態に移
行した場合にもこれを検出して、割込信号送出な
どを行うことができる効果がある。
As explained above, according to the present invention, by monitoring the continuity of bits of input data on the line over time, it is possible to determine whether the line is connected or not, taking into account noise. In addition, even if the state shifts to the unconnected state after being in the connected state, this can be detected and an interrupt signal can be sent.
第１図は本発明一実施例の要部ブロツク構成
図。第２図および第３図は上記実施例の動作タイ
ムチヤート。
１〜４…フリツプフロツプ、５〜８…カウン
タ、９，１０…レシーバ、１１〜２０…アンド回
路、３１〜３７…ナンド回路。
FIG. 1 is a block diagram of essential parts of an embodiment of the present invention. 2 and 3 are operation time charts of the above embodiment. 1-4...Flip-flop, 5-8...Counter, 9, 10...Receiver, 11-20...AND circuit, 31-37...NAND circuit.
Claims (1)
フレーム転送を行うデータ伝送装置において、 データ伝送回線上の入力信号が受付可能状態に
なつたときから一定時間T1を計数する回路６と、
データ伝送回線上に特定ビツトが規定回数T0継
続したときに上記データ伝送回線が未接続状態で
あるとして上記計数する回路をリセツトする計数
回路５と、上記一定時間T1を計数する回路がこ
の一定時間T1を計数したときセツトされ上記デ
ータ伝送回線が接続状態であることを示す出力を
上位装置に送出する回路２と、 上記送出する回路２が接続状態を検出した後に
上記データ伝送回線に同一論理値のビツトがそれ
ぞれ定められた回数T2またはT3継続することを
計数する回路７，８と、この計数する回路の出力
により上記データ伝送回線が未接続状態に移行し
たことを検出する回路３，４とを備えたことを特
徴とするデータ伝送装置。[Claims] 1. In a data transmission device that transfers a frame of a bit sequence via a data transmission line, a circuit 6 that counts a certain period of time T 1 from when an input signal on the data transmission line becomes receivable. and,
This circuit includes a counting circuit 5 that resets the counting circuit by determining that the data transmission line is not connected when a specific bit continues for a predetermined number of times T0 on the data transmission line, and a circuit that counts the fixed time T1 . A circuit 2 that is set when a certain period of time T1 is counted and sends an output indicating that the data transmission line is in a connected state to the host device; Circuits 7 and 8 count whether bits of the same logical value continue for a predetermined number of times T 2 or T 3, respectively, and the output of this counting circuit detects that the data transmission line has transitioned to an unconnected state. A data transmission device comprising circuits 3 and 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099877A JPS58215847A (en) | 1982-06-09 | 1982-06-09 | Data transmitter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099877A JPS58215847A (en) | 1982-06-09 | 1982-06-09 | Data transmitter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215847A JPS58215847A (en) | 1983-12-15 |
| JPS6360945B2 true JPS6360945B2 (en) | 1988-11-25 |
Family
ID=14259031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57099877A Granted JPS58215847A (en) | 1982-06-09 | 1982-06-09 | Data transmitter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215847A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683319B2 (en) * | 1985-02-27 | 1994-10-19 | 株式会社日立製作所 | Call channel recovery control method |
-
1982
- 1982-06-09 JP JP57099877A patent/JPS58215847A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58215847A (en) | 1983-12-15 |
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