JPS63202030A - 半導体チツプ - Google Patents
半導体チツプInfo
- Publication number
- JPS63202030A JPS63202030A JP3320587A JP3320587A JPS63202030A JP S63202030 A JPS63202030 A JP S63202030A JP 3320587 A JP3320587 A JP 3320587A JP 3320587 A JP3320587 A JP 3320587A JP S63202030 A JPS63202030 A JP S63202030A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- stress
- piezoelectric element
- cracks
- peripheral part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体チップに関し、特に、チップサイズの
大きい半導体チップに適用して有効な技術に関するもの
である。
大きい半導体チップに適用して有効な技術に関するもの
である。
近年１例えばゲートアレイにおいては、高集積化、高機
能化に伴い半導体チップが次第に大形化している。
能化に伴い半導体チップが次第に大形化している。
ところで、例えばシリコンチップのような半導体チップ
をパッケージのベース上にダイボンディングする方法と
しては、このベース上にあらかじめ形成した金（Ａｕ）
膜上に４００℃程度の温度で半導体チップの裏面を接触
させ、これらの裏面及びＡｕ膜を共晶合金化することに
より接着する方法が知られている（例えば、半導体ハン
ドブック（第２版）、昭和５２年１１月３０日発行、
Ｐ、３２６．オーム社）。
をパッケージのベース上にダイボンディングする方法と
しては、このベース上にあらかじめ形成した金（Ａｕ）
膜上に４００℃程度の温度で半導体チップの裏面を接触
させ、これらの裏面及びＡｕ膜を共晶合金化することに
より接着する方法が知られている（例えば、半導体ハン
ドブック（第２版）、昭和５２年１１月３０日発行、
Ｐ、３２６．オーム社）。
しかしながら、本発明者の検討結果によれば、例えばチ
ップサイズが１０■×１０ｍ程度以上の大形の半導体チ
ップの場合には、次のような問題が生じる。すなわち、
上述の共晶合金法により半導体チップをダイボンディン
グする際のチップ裏面のぬれ性が特にその周辺部で悪く
なるので、半導体チップにはこのぬれ性の不均一性に起
因する残留応力が存在する場合が多い。このため、その
後の半導体チップの熱履歴による応力がこの残留応力に
加わる結果、応力が増大し、ついには半導体チップにク
ラックが発生してしまうという問題があった。ＬＳＩの
使用中にこのようなチップのクラックが発生することは
、信頼性上極めて問題である。
ップサイズが１０■×１０ｍ程度以上の大形の半導体チ
ップの場合には、次のような問題が生じる。すなわち、
上述の共晶合金法により半導体チップをダイボンディン
グする際のチップ裏面のぬれ性が特にその周辺部で悪く
なるので、半導体チップにはこのぬれ性の不均一性に起
因する残留応力が存在する場合が多い。このため、その
後の半導体チップの熱履歴による応力がこの残留応力に
加わる結果、応力が増大し、ついには半導体チップにク
ラックが発生してしまうという問題があった。ＬＳＩの
使用中にこのようなチップのクラックが発生することは
、信頼性上極めて問題である。
本発明の目的は、半導体チップのクランクの発生を予知
することができる技術を提供することにある。
することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、応力を検出するための素子を有している。
〔作用〕
上記した手段によれば、半導体チップに存在する応力を
検出することができるので、この応力の大きさにより半
導体チップのクラックの発生を予知することができる。
検出することができるので、この応力の大きさにより半
導体チップのクラックの発生を予知することができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
第１図は、本発明の一実施例による半導体チップを示す
平面図である。
平面図である。
第１図に示すように、本実施例においては１例えばシリ
コンチップのような半導体チップ１の周辺部に例えばア
ルミニウム膜から成る多数のポンディングパッド２が設
けられている。なお、この半導体チップ１は、例えばゲ
ートアレイのようなＬＳＩを構成する。この半導体チッ
プ１の表面には、図示省略したパッシベーション膜が設
けられ。
コンチップのような半導体チップ１の周辺部に例えばア
ルミニウム膜から成る多数のポンディングパッド２が設
けられている。なお、この半導体チップ１は、例えばゲ
ートアレイのようなＬＳＩを構成する。この半導体チッ
プ１の表面には、図示省略したパッシベーション膜が設
けられ。
半導体チップ１の周辺部におけるこのパッシベーション
膜の上に例えば細長い長方形状のピエゾ素子３が半導体
チップ１の各辺に平行に設けられている。このようにピ
エゾ素子３を半導体チップ１の周辺部に設けているので
、後述のようにその両端間の電圧により、最も大きな応
力が生じやすいこの周辺部の応力を感度良く検出するこ
とができる。このピエゾ素子３は、例えば水晶、ロッシ
ェル塩、チタン酸バリウム等の材料、さらにはＺｎＳ、
Ｚｎ５ａ、 Ｚｎ○等のピエゾ半導体から成り、例えば
蒸着法その他の方法により形成される。
膜の上に例えば細長い長方形状のピエゾ素子３が半導体
チップ１の各辺に平行に設けられている。このようにピ
エゾ素子３を半導体チップ１の周辺部に設けているので
、後述のようにその両端間の電圧により、最も大きな応
力が生じやすいこの周辺部の応力を感度良く検出するこ
とができる。このピエゾ素子３は、例えば水晶、ロッシ
ェル塩、チタン酸バリウム等の材料、さらにはＺｎＳ、
Ｚｎ５ａ、 Ｚｎ○等のピエゾ半導体から成り、例えば
蒸着法その他の方法により形成される。
このピエゾ素子３の両端は、前記バッシベーシーヨン膜
に設けられた開口（図示せず）を通じて、１、４のピエ
ゾ素子３用のポンディングパッド２い２□の突出部２に
それぞれ接続されている。これによって、このピエゾ素
子３の電気的出力（電圧）により、半導体チップ１に存
在する応力を検出することができる。このため、半導体
チップ１を共晶合金法によりダイボンディングする際の
チップ裏面のぬれ性の不均一性に起因して発生する残留
応力を測定することができる。従って、この残留応力の
大きさと、半導体チップ１のダイボンディング後にクラ
ックが発生する確率等との関係をあらかじめ調べておく
ことにより、この残留応力の大きさから半導体チップ１
のクラックの発生を早期に予知することができる。この
ようにしてクラック発生が予知されたＬＳＩは不良品と
して除外することにより、例えばＬＳＩをユーザーに供
給した後に半導体チップ１のクラック発生による不良が
起きるのを防止することができる。本実施例によれば、
クラックの発生が起きやすい例えばチップサイズが１０
ｎｎＸ１０＋ｎｍ程度以上の大形の半導体チップ１の場
合に特に効果的である。
に設けられた開口（図示せず）を通じて、１、４のピエ
ゾ素子３用のポンディングパッド２い２□の突出部２に
それぞれ接続されている。これによって、このピエゾ素
子３の電気的出力（電圧）により、半導体チップ１に存
在する応力を検出することができる。このため、半導体
チップ１を共晶合金法によりダイボンディングする際の
チップ裏面のぬれ性の不均一性に起因して発生する残留
応力を測定することができる。従って、この残留応力の
大きさと、半導体チップ１のダイボンディング後にクラ
ックが発生する確率等との関係をあらかじめ調べておく
ことにより、この残留応力の大きさから半導体チップ１
のクラックの発生を早期に予知することができる。この
ようにしてクラック発生が予知されたＬＳＩは不良品と
して除外することにより、例えばＬＳＩをユーザーに供
給した後に半導体チップ１のクラック発生による不良が
起きるのを防止することができる。本実施例によれば、
クラックの発生が起きやすい例えばチップサイズが１０
ｎｎＸ１０＋ｎｍ程度以上の大形の半導体チップ１の場
合に特に効果的である。
第２図は、ピエゾ素子３が設けられた上述の半導体チッ
プ１をパッケージングしたピングリッドアレイ（ＰＧＡ
）ＬＳＩを示す、このＰＧＡは、例えばゲートアレイの
ような大形の半導体チップに用いられており、チップの
クラックの発生が最も起きやすいものである。第２図に
示すように、このＰＧＡＬＳＩにおいては、ベース４上
に例えばＡｕ−５ｉ共品合金層５を介して半導体チップ
１がダイボンディングされている。この半導体チップ１
のポンディングパッド（図示せず）は、ワイヤー〇によ
りベース４の表面に設けられた所定の配線パターン（図
示せず）と接続されている。符号７は、この配線パター
ンにより各ポンディングパッドと接続されているピンで
あり、これらのピン７のうち前記ピエゾ素子３の両端に
接続されているピン間の電圧を測定することにより半導
体チップ１の応力を測定することができる。なお、符号
８は封止用のキャップであり、例えばガラス９を介して
前記ベース４にこのキャップ８を接合することにより封
止が行われている。
プ１をパッケージングしたピングリッドアレイ（ＰＧＡ
）ＬＳＩを示す、このＰＧＡは、例えばゲートアレイの
ような大形の半導体チップに用いられており、チップの
クラックの発生が最も起きやすいものである。第２図に
示すように、このＰＧＡＬＳＩにおいては、ベース４上
に例えばＡｕ−５ｉ共品合金層５を介して半導体チップ
１がダイボンディングされている。この半導体チップ１
のポンディングパッド（図示せず）は、ワイヤー〇によ
りベース４の表面に設けられた所定の配線パターン（図
示せず）と接続されている。符号７は、この配線パター
ンにより各ポンディングパッドと接続されているピンで
あり、これらのピン７のうち前記ピエゾ素子３の両端に
接続されているピン間の電圧を測定することにより半導
体チップ１の応力を測定することができる。なお、符号
８は封止用のキャップであり、例えばガラス９を介して
前記ベース４にこのキャップ８を接合することにより封
止が行われている。
以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、ピエゾ素子３は必ずしも上述の実施例における
ようにパッシベーション膜上に設ける必要はなく、より
下層に設けたり、半導体チップ１に溝を形成し、この溝
に埋め込んだりすることも可能である。また、このピエ
ゾ素子３の形状１個数、位置等は必要に応じて変更可能
である。さらに、ピエゾ素子３以外の応力検出素子を用
いることも可能である。
ようにパッシベーション膜上に設ける必要はなく、より
下層に設けたり、半導体チップ１に溝を形成し、この溝
に埋め込んだりすることも可能である。また、このピエ
ゾ素子３の形状１個数、位置等は必要に応じて変更可能
である。さらに、ピエゾ素子３以外の応力検出素子を用
いることも可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、半導体チップのクラックの発生を予知するこ
とができる。
とができる。
第１図は、本発明の一実施例による半導体チップを示す
平面図、 第２図は、第１図に示す半導体チップをパッケージング
したピングリッドアレイＬＳＩを示す断面図である。 図中、１・・・半導体チップ、２・・・ポンディングパ
ッド、３・・・ビエビ素子（応力を検出するための素子
）、７・・・ピンである。
平面図、 第２図は、第１図に示す半導体チップをパッケージング
したピングリッドアレイＬＳＩを示す断面図である。 図中、１・・・半導体チップ、２・・・ポンディングパ
ッド、３・・・ビエビ素子（応力を検出するための素子
）、７・・・ピンである。
Claims (1)
- 【特許請求の範囲】 １、その応力を検出するための素子を有することを特徴
とする半導体チップ。 ２、前記素子がピエゾ素子であることを特徴とする特許
請求の範囲第１項記載の半導体チップ。 ３、前記素子が前記半導体チップの表面に設けられてい
ることを特徴とする特許請求の範囲第１項又は第２項記
載の半導体チップ。 ４、前記素子が前記半導体チップの周辺部に設けられて
いることを特徴とする特許請求の範囲第３項記載の半導
体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3320587A JPS63202030A (ja) | 1987-02-18 | 1987-02-18 | 半導体チツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3320587A JPS63202030A (ja) | 1987-02-18 | 1987-02-18 | 半導体チツプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202030A true JPS63202030A (ja) | 1988-08-22 |
Family
ID=12379963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3320587A Pending JPS63202030A (ja) | 1987-02-18 | 1987-02-18 | 半導体チツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106659A (ja) * | 1993-10-06 | 1995-04-21 | Agency Of Ind Science & Technol | クラック検知を可能にした二層構造複合材料 |
| JP2016186445A (ja) * | 2015-03-27 | 2016-10-27 | 株式会社東芝 | 電子機器、異常判定方法、およびプログラム |
-
1987
- 1987-02-18 JP JP3320587A patent/JPS63202030A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106659A (ja) * | 1993-10-06 | 1995-04-21 | Agency Of Ind Science & Technol | クラック検知を可能にした二層構造複合材料 |
| JP2016186445A (ja) * | 2015-03-27 | 2016-10-27 | 株式会社東芝 | 電子機器、異常判定方法、およびプログラム |
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