JPS6320060B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はパルス符号変調（以下「PCM」とい
う。）を用いた時分割多元接続（以下「TDMA」
という。）衛生通信方式による地球局装置に関し、
さらに詳しくは、自局に割り当てられたタイムス
ロツトに自局のバースト信号を割り込ませるアク
ジシヨン回路の改良に関するものである。

〔従来技術の説明〕

TDMA衛星通信方式では、バースト信号送出
タイミングの初期同期を行うために低レベル送信
PNアクジシヨン法が用いられている。この方法
ではアクジシヨンを行う局がＭ系列PN（Pseudo
Noise）信号発生器に帰還ループを付加して
PCM伝送信号のフレーム周期と同一周期で繰り
返されるPN系列の低レベル信号（以下「PN信
号」という。）を発生させ、これを衛星に向けて
送出する。そして、他局からのPCM伝送信号と
共に衛星から折り返されてくる信号を受信し、自
局に割り当てられたタイムスロツト内のPN信号
のパターンを抽出する。PN信号はフレーム周期
で繰り返されているものであるから、このタイム
スロツト内で抽出されるパターンはフレーム毎に
常に同一のパターンとなる。したがつて、送信側
で衛星に向けて送出されるPN信号からこの自局
タイムスロツトに対応するパターンが送出される
時点を検出し、この時点に自局バースト信号を送
出するように送信タイミング系を制御することに
よつてアクジシヨンを行うことができる。

第１図にこの装置の従来例の回路構成図を示
す。

この従来装置は、受信PN信号入力端子１、
PN信号発生回路７、パターン抽出回路１０３、
パターン照合回路１０４、RSフリツプフロツプ
１０９、禁止ゲート１１０、送信タイミング発生
回路１１１、アンド回路１１２等を含み構成さ
れ、これらの回路の構成素子はいずれも高速動作
性を有するものである。フリツプフロツプ１０９
は、アクジシヨン時に送信タイミング発生回路１
１１の自局タイムスロツトのタイミングでセツト
され、かつ受信信号から抽出した自局タイムスロ
ツト内のパターンとPN信号発生回路７の出力パ
ターンとを照合した一致出力でリセツトされる。
そして、このフリツプフロツプ１０９の出力で送
信タイミング発生回路１１１を駆動するクロツク
パルスを一時禁止することによつて送信タイミン
グ発生回路１１１の動作位相を合わせている。

このような構成の回路はすべて高速度信号列に
おいて直接論理操作を行うため、論理素子として
は高速度なものが要求される。高速度信号列のビ
ツトレートが非常に大きくなれば、その回路構成
はむずかしくなるばかりでなく、ある程度以上の
速度になれば集積回路化が困難となり、離散的な
回路で構成せざるを得なくなつて素子数は増加
し、かつ消費電力も増大する欠点がある。

〔発明の目的〕

本発明は上述の欠点を解決するものであり、高
速動作素子を必要としない回路構成とすることに
より、取り扱う信号の高速化に対しても装置の集
積回路化、小型化、低消費電力化、低廉化を図れ
るようにした時分割多元接続通信装置のアクジシ
ヨン回路を提供することを目的とする。

〔発明の要点〕

本発明は、高速度信号列における直接論理操作
を行わず、まず高速度信号列を低速度信号列群に
直並列変換し、以後、低速度で論理操作を行うこ
とによつて高速度信号列における論理操作と等価
な論理操作を実現するものである。そして、本発
明の特徴とするところは、フレーム周期に同期し
たＭ列（Ｍ≧２）のPN信号を発生するPN信号
発生回路６，７と、このＭ列の出力信号からＭ通
りのパターンを順次に取り出す配列変換回路５
と、受信信号をＬ列（Ｌ≧１）の低速信号に変換
する直並列変換回路２と、受信信号から自局タイ
ムスロツト内のパターンを抽出するパターン抽出
回路３と、このパターン抽出回路によつて抽出さ
れた抽出パターンと上記配列変換回路の変換パタ
ーン出力とのパターン一致時点を検出するパター
ン照合回路４と、このパターン照合回路でパター
ンが検出されたときの上記配列変換回路からの配
列位相検出出力によつてリセツトされる１／Ｍ分
周回路８と、送信側各部へのタイミング信号を発
生する送信タイミング発生回路１１と、アクジシ
ヨン時に上記送信タイミング発生回路の自局タイ
ムスロツトのタイミングでセツトされかつ上記パ
ターン照合回路の一致出力でリセツトされるフリ
ツプフロツプ９とを備え、このフリツプフロツプ
の出力で上記送信タイミング発生回路を駆動する
１／Ｍクロツクパルスを一時禁止し、かつ上記配
列位相検出出力で上記１／Ｍ分周回路をリセツト
して１／Ｍクロツクパルスの位相を修正すること
によつて送信タイミング発生回路の動作位相を合
わせるように構成されたことにある。

〔実施例による説明〕

以下、図面に基づいて本発明を詳細に説明す
る。

第２図は本発明実施例の回路構成図である。１
は受信パルスの信号入力端子、２は受信パルス信
号をＬ列（Ｌは１以上の整数）の低速信号に変換
する直並列変換回路、３は低速に変換された受信
パルス信号中から自局のタイムスロツト内にある
Ｎ（Ｎは１以上の整数）ビツトのパターンを抽出
するパターン抽出回路である。７はPN信号発生
回路で、帰還形シフトレジスタによるＭ系列PN
信号発生器に、さらに帰還ループを付加して、フ
レーム周期と同一の周期で繰り返すPN信号を発
生するように構成される。６は直並列変換回路
で、PN信号発生回路７から送信されるPN信号
をＭ列の低速信号に変換する。５は低速の配列変
換回路であり、直並列変換回路６で直並列変換さ
れたＭ列の低速PN信号から取り出すＮビツトの
パターンの先頭をＭ列中のどの列から取り出すか
を選ぶ。この配列変換回路５はその選び出した信
号の配列位相、すなわちＮビツトパターンの先頭
をＭ列中のどの列に選んで取り出したかを検出し
て配列位相検出出力として出力する。４は低速の
パターン照合回路で、配列変換回路５からの低速
のPN信号とパターン抽出回路３からの抽出パタ
ーンとを照合する。８は入力されたクロツクを
１／Ｍ分周する１／Ｍ分周回路であり、この１／
Ｍ分周回路８はパターン照合回路４において一致
パターンが検出されたときの配列変換回路５から
の配列位相検出出力でリセツトすることによつて
入力されたクロツクを１／Ｍ分周するときの出力
位相を修正できる手段を有している。９はRSフ
リツプフロツプで、アンド回路１２の出力によつ
て送信側の自局タイミング位置でセツトされ、パ
ターン照合回路４の一致出力パルスでリセツトさ
れる。１０は禁止ゲートで、RSフリツプフロツ
プ９がセツトされている時間は送信タイミング発
生回路の動作を停止するように、送信の１／Ｍク
ロツクパルスを禁止する。１１は送信タイミング
発生回路で、低速の１／Ｍクロツクで動作し、
TDMA装置の送信側各部へ各種のタイミングを
発生する。１２はアンド回路で、送信タイミング
発生回路１１から自局タイムスロツトのタイミン
グを入力し、アクジシヨンの途中の適当な時期に
制御信号を得てRSフリツプフロツプ９にセツト
パルスを供給する。

上記のように構成された回路の動作を説明す
る。

アクジシヨンを行う局は、アクジシヨン過程を
制御しているアクジシヨン制御部からの制御信号
によりアンド回路１２を動作させて、送信タイミ
ング発生回路１１からの自局タイムスロツトのタ
イミング・パルスをフリツプフロツプ９のセツト
端子へ供給し、禁止ゲート１０を駆動して１／Ｍ
分周回路８から送信タイミング発生回路１１への
１／Ｍ分周の送信クロツクパルスの送出を禁止す
る。この結果、送信タイミング発生回路１１は自
局タイムスロツトを発生した位置で停止する。以
上の動作はビツトレートの１／Ｍ以下の低速で行
われる。

一方、PN信号発生回路７で発生したフレーム
周期のPN信号は、低レベルで衛星に向けて送信
される。衛星から再び戻つてきた受信信号の自局
タイムスロツト部分のＮビツトのパターンは、直
並列変換回路２でＬ列の低速の並列信号に変換さ
れた後に、パターン抽出回路３で抽出される。こ
の抽出パターンと同一のＮビツトのパターンが送
信側のPN信号の中に検出された時点が送信側の
自局タイムスロツト位置となる。送信側でも低速
で論理操作を行うため、まず送信のPN信号を直
並列変換回路６でＭ列の低速な並列信号１〜Ｍに
変換する。このとき、抽出パターンの先頭ビツト
に一致するビツトは並列信号１〜Ｍのいずれかの
列に入つているため、配列変換回路５で配列変換
してＭ種類のＮビツトパターンを取り出し、それ
ぞれのパターンと抽出パターンとをパターン照合
回路４で照合する。これらが一致した時点で一致
パルスが出力され、この一致パルスでフリツプフ
ロツプ９をリセツトして禁止ゲート１０を駆動
し、１／Ｍ分周回路８の出力である１／Ｍの送信
クロツクパルスで送信タイミング発生回路１１を
再び動作させる。これにより、送信タイミング発
生回路１１は停止直前の位置、すなわち自局タイ
ムスロツトの位置から動作を開始することにな
る。しかし、これらの動作は低速の１／Ｍクロツ
クで行われているため自局タイムスロツトの位置
はクロツク周波数の１／Ｍの精度、すなわちＭク
ロツク周期単位でしか得られない。

一方、パターン照合回路４でパターン一致した
ときに、配列変換回路５が直並列変換回路６のＭ
列出力のうちのいずれをＮビツトパターンの先頭
ビツトとして選択したかを知ることにより、上記
Ｍクロツク周期単位をさらにＭ分割して１クロツ
ク単位の精度でパターン一致時点を知ることがで
きる。すなわち、Ｍクロツク周期内のＭ種類のク
ロツク位相のうちどれかを決めるため、抽出パタ
ーンを検出したときの配列変換回路５の配列位相
検出出力で１／Ｍ分周回路８をリセツトし、この
１／Ｍ分周回路８出力の１／Ｍクロツクの出力位
相を修正することによつて、Ｍクロツク周期内に
おいて１クロツクの精度で自局タイムスロツトの
位置が得られる。

このようにして、送信タイミング発生回路１１
が自局タイムスロツトの位置を指すたびに、正規
レベルでPCMバースト信号を衛星局に送出すれ
ば、送信信号が他の局と重なることになく時分割
多元接続（TDMA）通信を行うことができる。

なお、本実施例では受信信号を直並列変換回路
２でＬ列の並列信号に変換してから自局タイムス
ロツト内にあるＮビツトパターンを抽出している
が、受信信号から直接前記Ｎビツトパターンを抽
出することももちろん可能である。そしてこの場
合は、送信側回路のみが信号速度を低速化した回
路となる。

また、２つの直並列変換回路２，６において、
Ｌ＝Ｍとしても動作上なんら問題はない。

さらに、本実施例ではＭ列のPN信号を発生す
る例として高速で発生したPN信号を直並列変換
したものをあげているが、もちろん初めからＭ列
の並列信号の形で発生したものであつてもよい。

〔発明の効果〕

以上、本発明の実施例を図に従つて説明した
が、本発明は、従来の如く高速度信号列において
のアクジシヨンに関する論理操作をほとんど行わ
ず、低速度信号列群に変換してから論理操作を行
うものであるから、高速度信号列のビツトレート
がさらに高速化しても、アクジシヨンのための論
理回路系の高速化をほとんど必要としない。

このように、本発明によるアクジシヨン回路は
低速度信号列系において論理操作を行うため、符
号列数が増加するにつれて論理回路を構成するゲ
ート数は多くなるが、素子に要求される高速性は
増大することがない。したがつて、本発明による
アクジシヨン回路は集積回路化するに適してい
て、製造価格を安価にすることができるととも
に、装置に実装される部品数を実効的に減少させ
ることができる。

【図面の簡単な説明】

第１図は従来例のアクジシヨン回路の構成図。
第２図は本発明実施例のアクジシヨン回路の構成
図。 １……受信PN信号入力端子、２……直並列変
換回路、３……パターン抽出回路、４……パター
ン照合回路、５……配列変換回路、６……直並列
変換回路、７……PN信号発生回路、８……分周
回路、９……RSフリツプフロツプ、１０……禁
止ゲート、１１……送信タイミング発生回路、１
２……アンド回路、１０３……高速のパターン抽
出回路、１０４……高速のパターン照合回路、１
０９……高速のRSフリツプフロツプ、１１０…
…高速の禁止ゲート、１１１……高速の送信タイ
ミング発生回路、１１２……高速のアンド回路。

Claims (1)

1. 【特許請求の範囲】 １ フレーム周期に同期したＭ列（Ｍは２以上の
   整数）のPN信号を発生するPN信号発生回路６，
   ７と、 このＭ列のPN信号からＭ通りのパターンを順
   次に取り出すとともにこの取り出したパターンの
   配列位相を検出する配列変換回路５と、 受信信号をＬ列（Ｌは１以上の整数）の低速信
   号に変換する変換回路２と、 この変換回路の出力に現われる受信並列信号か
   ら自局タイムスロツト内のPN信号のパターンを
   抽出するパターン抽出回路３と、 このパターン抽出回路によつて抽出された抽出
   パターンと上記配列変換回路の変換パターン出力
   とのパターン一致時点を検出するパターン照合回
   路４と、 入力クロツクの１／Ｍ分周クロツクを出力し上
   記パターン照合回路でパターンが検出されたとき
   の上記配列変換回路からの配列位相検出出力に対
   応させてその出力位相が制御されるように構成さ
   れた１／Ｍ分周回路８と、 送信側各部へのタイミング信号を発生する送信
   タイミング発生回路１１と、 アクジシヨン時に上記送信タイミング発生回路
   の自局タイムスロツトのタイミングでセツトされ
   かつ上記パターン照合回路の一致出力でリセツト
   されるフリツプフロツプ９と、 このフリツプフロツプの出力で上記送信タイミ
   ング発生回路を駆動する上記１／Ｍ分周クロツク
   パルスの供給を一時禁止する回路１０と を備えたことを特徴とする時分割多元接続通信装
   置のアクジシヨン回路。