JPS63194435A - デイジタル信号内挿回路 - Google Patents
デイジタル信号内挿回路Info
- Publication number
- JPS63194435A JPS63194435A JP2647487A JP2647487A JPS63194435A JP S63194435 A JPS63194435 A JP S63194435A JP 2647487 A JP2647487 A JP 2647487A JP 2647487 A JP2647487 A JP 2647487A JP S63194435 A JPS63194435 A JP S63194435A
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- JP
- Japan
- Prior art keywords
- output
- digital signal
- clock
- timing
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 claims description 2
- 238000004891 communication Methods 0.000 abstract description 9
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
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- 238000001615 p wave Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000000475 sunscreen effect Effects 0.000 description 1
- 239000000516 sunscreening agent Substances 0.000 description 1
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号に於て広汎に用いられるディジ
タル信号内挿回路に関する。
タル信号内挿回路に関する。
ディジタル信号通信網に於ては、信号を非同期接続しな
くてはならない場合が数多くある＠例えば地上通信系の
信号を衛生通信系の信号と接続する場合・常にディジタ
ル信号の非同期接続の問題が発生する。また、今後発展
が期待される業務用通信に於ては、信号の伝送速度の種
類が増大する傾向にあシ、非同期接続はますます大きな
問題となシつつある。
くてはならない場合が数多くある＠例えば地上通信系の
信号を衛生通信系の信号と接続する場合・常にディジタ
ル信号の非同期接続の問題が発生する。また、今後発展
が期待される業務用通信に於ては、信号の伝送速度の種
類が増大する傾向にあシ、非同期接続はますます大きな
問題となシつつある。
この問題を解決するために、従来、第３図に示す構成が
採られてきた。１０はＤ／Ａ変換器、１１はディジタル
信号内挿を行うためのアナログフィルタ、１２はサンシ
ラ、１３はい変換器である。
採られてきた。１０はＤ／Ａ変換器、１１はディジタル
信号内挿を行うためのアナログフィルタ、１２はサンシ
ラ、１３はい変換器である。
１０１は入力ディジタル信号、１０５は出力ディジタル
信号である。
信号である。
上述の従来の構成はアナログフィルタを用いているため
に次の欠点があった。
に次の欠点があった。
（ａ） Ｆ波器特性が固定され変更は殆んど不可能で
ある。
ある。
（ｂ） アナログフィルタを構成している素子の点か
ら実現可能なり波器特性２周波数範囲等が太きな制約を
受ける。
ら実現可能なり波器特性２周波数範囲等が太きな制約を
受ける。
（ｃ） 特性の調繁に工数を要する。
（ｄ） 素子の経時変化による特性変動の問題がある
。
。
（ｅ） 小型化が困難である。
このような欠点に鑑み１本発明の目的は完全ディジタル
信号処理により所望のｐ波器特性を容易に実現できるデ
ィジタル信号内挿回路を提供することにある。
信号処理により所望のｐ波器特性を容易に実現できるデ
ィジタル信号内挿回路を提供することにある。
本発明はまた。無調整でかつ高安定のディジタル信号内
挿回路を提供しようとするものである。
挿回路を提供しようとするものである。
本発明は更に、著しい小型化の可能なディジタル信号内
挿回路を実現しようとするものである。
挿回路を実現しようとするものである。
本発明は、ｋ（ｋは自然数）ビット符号化されたディジ
タル信号の内挿回路において、内挿タイミングを発生す
るためのクロック発生器と、該クロック発生器のクロッ
クにより前記ディジタル信号のタイミングクロックをラ
ッチするフリップフロツノと、該フリップフロップの出
力により前記ディジタル信号を入力かつシフトするＬ段
のシフトレジスタと、前記クロック発生器のクロックで
動作し前記フリップフロップの出力の立ち上がりでリセ
ットされるカウンタと、該カウンタの出力を受けて前記
タイミングクロックとは非同期のサンプルタイミングに
よシラッチする回路と、該ラッチ回路出力に従ってあら
かじめ定められたＬ個のタップ係数を発生する係数ＲＯ
Ｍと、該係数ＲＯＭの出力に対し対応する前記シフトレ
ジスタの出力との積をとるためのＬ個の乗算器及びこれ
らの乗算器の出力を加算する加算器とを有し、該加算器
から前記サンプルタイミングで標本化された信号を得る
ことを特徴とする。
タル信号の内挿回路において、内挿タイミングを発生す
るためのクロック発生器と、該クロック発生器のクロッ
クにより前記ディジタル信号のタイミングクロックをラ
ッチするフリップフロツノと、該フリップフロップの出
力により前記ディジタル信号を入力かつシフトするＬ段
のシフトレジスタと、前記クロック発生器のクロックで
動作し前記フリップフロップの出力の立ち上がりでリセ
ットされるカウンタと、該カウンタの出力を受けて前記
タイミングクロックとは非同期のサンプルタイミングに
よシラッチする回路と、該ラッチ回路出力に従ってあら
かじめ定められたＬ個のタップ係数を発生する係数ＲＯ
Ｍと、該係数ＲＯＭの出力に対し対応する前記シフトレ
ジスタの出力との積をとるためのＬ個の乗算器及びこれ
らの乗算器の出力を加算する加算器とを有し、該加算器
から前記サンプルタイミングで標本化された信号を得る
ことを特徴とする。
本発明によるディジタル信号内挿回路を第１図に示す。
１はシフトレジスタ、２は高速クロック発生器、３はＤ
形フリツノフロツノ（以下、Ｄ−Ｆ／Ｆと呼ぶ）、４は
高速カウンタ、５はラッチ回路。
形フリツノフロツノ（以下、Ｄ−Ｆ／Ｆと呼ぶ）、４は
高速カウンタ、５はラッチ回路。
６は予め所定のタップ係数が書き込まれた読み出し臀用
メモリ（以下、係数ＲＯＭと呼ぶ）、７−１〜７−Ｌは
Ｌ個の乗算器、８は加算器である。１０１は一般ににピ
ット符号化されたディジタル信号であ、９，１０２はデ
ィジタル信号のタイミングクロック信号である。
メモリ（以下、係数ＲＯＭと呼ぶ）、７−１〜７−Ｌは
Ｌ個の乗算器、８は加算器である。１０１は一般ににピ
ット符号化されたディジタル信号であ、９，１０２はデ
ィジタル信号のタイミングクロック信号である。
次に動作を説明する。高速クロック発生器２の出力によ
り Ｄ −Ｆ／ｉ；’ ３でタイミングクロック１０２
を読む事により以後の動作はすべて、高速クロック１０
４のタイミングで動作する。高速カウンタ４はＤ −Ｆ
／Ｆ ３の出力クロックの始点によりリセットされ、高
速クロックで内挿時間を計数する。
り Ｄ −Ｆ／ｉ；’ ３でタイミングクロック１０２
を読む事により以後の動作はすべて、高速クロック１０
４のタイミングで動作する。高速カウンタ４はＤ −Ｆ
／Ｆ ３の出力クロックの始点によりリセットされ、高
速クロックで内挿時間を計数する。
高速カウンタ４の出力はラッチ回路５に於てサンプルタ
イミング１０３でラッチされその内挿時刻に対応する係
数が係数ＲＯＭ ６より出力される。この出力は対応す
る乗算器７−１〜７−Ｌにおいて対応するシフトレジス
タ１の出力と乗算され、すべての乗算結果が加算器８に
よシ加算されて出力値の計算が行われる。ここで、係数
ＲＯＭ ６ 、乗算器７−１〜７−Ｌ、加算器８は全体
としてＦＩＲ型ディジタルフィルタ９を構成している。
イミング１０３でラッチされその内挿時刻に対応する係
数が係数ＲＯＭ ６より出力される。この出力は対応す
る乗算器７−１〜７−Ｌにおいて対応するシフトレジス
タ１の出力と乗算され、すべての乗算結果が加算器８に
よシ加算されて出力値の計算が行われる。ここで、係数
ＲＯＭ ６ 、乗算器７−１〜７−Ｌ、加算器８は全体
としてＦＩＲ型ディジタルフィルタ９を構成している。
このような構成によれば、ラッチ回路５に工り出力サン
プルタイミングで必要な値のみを計算す８の出力は、デ
ィジタル信号１０１とは非同期の別系列の通信系に接続
可能となる。
プルタイミングで必要な値のみを計算す８の出力は、デ
ィジタル信号１０１とは非同期の別系列の通信系に接続
可能となる。
ところで、多くの場合がそうであるように、ディジタル
信号１０１が１ビットの信号である場合には、 ＦＩＲ
型ディジタルフィルタ９は第２図に示すように単なる１
個のＲＯＭですむ。ＲＯＭ ９’には上位ＬアドレスＡ
Ｎ Ｉ ＡＮ−１−１〜ＡＮ＋（Ｌ−１）にシフトレジ
スタ１の出力が接続され、下位アドレスＡ。、Ａ４．〜
ＡＮ−１に高速カウンタ４の出力がラッチ回路５を介し
て接続されている。ＲＯＭ９’には上位アドレスで指定
される入力信号及び下位アドレスで指定される内挿時刻
に対応するＦＩＲ型デイノタルフィルタとしての出力値
が予め計算され書き込まれている。
信号１０１が１ビットの信号である場合には、 ＦＩＲ
型ディジタルフィルタ９は第２図に示すように単なる１
個のＲＯＭですむ。ＲＯＭ ９’には上位ＬアドレスＡ
Ｎ Ｉ ＡＮ−１−１〜ＡＮ＋（Ｌ−１）にシフトレジ
スタ１の出力が接続され、下位アドレスＡ。、Ａ４．〜
ＡＮ−１に高速カウンタ４の出力がラッチ回路５を介し
て接続されている。ＲＯＭ９’には上位アドレスで指定
される入力信号及び下位アドレスで指定される内挿時刻
に対応するＦＩＲ型デイノタルフィルタとしての出力値
が予め計算され書き込まれている。
第２図に示す回路は、構成が極めて簡単であるうえに高
速動作を要求されないので、 Ｃ−ＭＯＳのＲＯＭ ｆ
：並列接続するだけで多種多様な特性のろ波器特性を極
めて容易に実現する事ができる。
速動作を要求されないので、 Ｃ−ＭＯＳのＲＯＭ ｆ
：並列接続するだけで多種多様な特性のろ波器特性を極
めて容易に実現する事ができる。
本発明により以下の効果が期待できる。
（１）信号内挿が全ディジタル回路のまま容易に実現可
能であり、ディジタル通信網の構築に於て基本的な非同
期接続問題が解決される。
能であり、ディジタル通信網の構築に於て基本的な非同
期接続問題が解決される。
（２） ディジタル信号処理により多種多様なｐ波器
特性が容易に実現され、正確、高安定、かつ無調整であ
る。
特性が容易に実現され、正確、高安定、かつ無調整であ
る。
（３） サンプルタイミングのみの計算で済むので。
実際には低速動作でよ〈、集積度の高いＣ−ＭＯＳメモ
リを活用する事ができる。
リを活用する事ができる。
（４） システムＬＳＩ化により著しい小型化が可能
である。
である。
以上の点から、本発明によるディジタル信号内挿回路は
、業務用通信のように今後の著しい発展が予想されるデ
ィジタル通信網への応用と成果が期待できる。
、業務用通信のように今後の著しい発展が予想されるデ
ィジタル通信網への応用と成果が期待できる。
以下弦日
第１図は本発明によるディジタル信号内挿回路を示し、
第２図は本発明によるディジタル信号内挿回路の他の実
施例を示し、第３図は従来のディジタル信号内挿回路を
示す。 図中、７−１〜７−Ｌは乗算器、８は加算器。
第２図は本発明によるディジタル信号内挿回路の他の実
施例を示し、第３図は従来のディジタル信号内挿回路を
示す。 図中、７−１〜７−Ｌは乗算器、８は加算器。
Claims (1)
- 【特許請求の範囲】 １、ｋ（ｋは自然数）ビット符号化されたディジタル信
号の内挿回路において、内挿タイミングを発生するため
のクロック発生器と、該クロック発生器のクロックによ
り前記ディジタル信号のタイミングクロックをラッチす
るフリップフロップと、該フリップフロップの出力によ
り前記ディジタル信号を入力かつシフトするＬ段のシフ
トレジスタと、前記クロック発生器のクロックで動作し
前記フリップフロップの出力の立ち上がりでリセットさ
れるカウンタと、該カウンタの出力を受けて前記タイミ
ングクロックとは非同期のサンプルタイミングによりラ
ッチする回路と、該ラッチ回路出力に従ってあらかじめ
定められたＬ個のタップ係数を発生する係数ＲＯＭと、
該係数ＲＯＭの出力に対し対応する前記シフトレジスタ
の出力との積をとるためのＬ個の乗算器及びこれらの乗
算器の出力を加算する加算器とを有し、該加算器から前
記サンプルタイミングで標本化された信号を得ることを
特徴とするディジタル信号内挿回路。 ２、特許請求の範囲第１項記載のディジタル信号内挿回
路において、前記ディジタル信号が１ビットの場合、前
記係数ＲＯＭと乗算器及び加算器とを１つのＲＯＭで構
成し、該ＲＯＭは前記シフトレジスタとラッチ回路の出
力とでアドレス制御され、指定された番地にあらかじめ
定められた計算結果が書き込まれていることを特徴とす
るディジタル信号内挿回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2647487A JPS63194435A (ja) | 1987-02-09 | 1987-02-09 | デイジタル信号内挿回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2647487A JPS63194435A (ja) | 1987-02-09 | 1987-02-09 | デイジタル信号内挿回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63194435A true JPS63194435A (ja) | 1988-08-11 |
Family
ID=12194506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2647487A Pending JPS63194435A (ja) | 1987-02-09 | 1987-02-09 | デイジタル信号内挿回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63194435A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115015A (en) * | 1980-11-26 | 1982-07-17 | Biri Shiyutouudaa | Method and device for converting input sampled sequence into output sampled sequence |
| JPS62101112A (ja) * | 1985-10-28 | 1987-05-11 | Sony Corp | サンプリング周波数変換回路 |
-
1987
- 1987-02-09 JP JP2647487A patent/JPS63194435A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115015A (en) * | 1980-11-26 | 1982-07-17 | Biri Shiyutouudaa | Method and device for converting input sampled sequence into output sampled sequence |
| JPS62101112A (ja) * | 1985-10-28 | 1987-05-11 | Sony Corp | サンプリング周波数変換回路 |
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