JPS63193797A - 時間スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割多重された伝送路の信号交換を行う時
間スイッチに関し、特にハード量を少なくすることが可
能な時間スイッチに関するものである。

〔従来の技術、〕

従来の、シフトレジスタをバッファメモリとして用いた
時間スイッチは、島津等によって提案された「アイ・イ
ー・イー・イージャーナルオンセレクテッドエリアズイ
ンコミュニケイシ３ン」５ＡＣ−４巻、Ｎａｌ、第３２
〜３８頁（Ｉ　Ｅ　Ｅ　Ｅ　　Ｊｏｕｒｎａｌ　ｏｎＳ
ｅｌｅｃｔｅｄ　Ａｒｅａｓ　ｉｎ　Ｃｏｍｍｕｎｉｃ
ａｔｉｏｎｓ、ｖｏｌ、５ＡＣ−４、Ｎα１　、ｐｐ３
２−３Ｌ１９８６）に記載されたものが知られている。

第７図は上述のシフトレジスタ形時間スイッチの構成を
示す図である。図において、１は入力データハイウェイ
、２は出力データハイウェイ、３−１〜３−４はシフト
レジスタにより構成された入力データレジスタ、４−１
〜４−４はデータを一時ラッチしておくデータラッチレ
ジスタ、５−１〜５−４は２：１のセレクタ回路、６−
１〜６−４はシフトレジスタにより構成された出力デー
タレジスタ、７−１〜７−４は上記データラッチレジス
タ４−１〜４−４にラッチされているデータを、上記出
力データレジスタ６−１〜６−４に転送するタイミング
を発生するデコーダ回路、８−１〜８−４は交換順序の
情報を記憶している保持メモリを示している。

第８図（ａ）〜（ｆ）に、入力データｒａｂｃｄＪが出
力データｒｂ　ａ　ｃ　ｄＪに交換される場合を例とし
た動作図を示す。以下、第８図（ａ）〜（ｆ）を用いて
交換動作を説明する。

第８図（ａ）に示す通り、入力データハイウェイ１上を
伝送されて来た入力データｒａｂｃｄＪは、入力データ
レジスタ３−１〜３−４にラッチされた後、データラッ
チレジスタ４−１〜４−４に転送される。交換情報を記
憶している保持メモリ８−１〜８−４には、第８図（ａ
）に示す如きデータが予め記憶されている。このデータ
は、対応する出力タイムスロットの入力データ番号が入
っている。上の例では、ａ＝１１．　ｂ＝１０．　ｃ＝
０１．　ｄ＝ＯＯが入っている。

デコーダ７−１〜７−４においては、上記保持メモリ８
−１〜８−４の内容を見て、第８図（ａ）ではデコーダ
７−３の出力が″Ｈ′″レベルとなり。

セレクタ回路５−３が切替わり、データラッチレジスタ
４−３の内容“ｂ”が出力データレジスタ６−３に転送
される。

次のタイミングの状態を第８図（ｂ）に示す１次のフレ
ームの先頭データＩＩａＩｌｌが入力データレジスタ３
−１にラッチされ、出力データレジスタ６−１〜６−４
はシフト動作をする。保持メモリ８−１〜８−４もこれ
らと同期してシフトする。第８図（ｂ）においては、デ
コーダ７−１．７−２の出力が１１８　＋＋レベルとな
り、セレクタ回路５−１および５−２が切替わり、デー
タラッチレジスタ４−１．４−２の内容１１ｄ”、“′
Ｃ″が出力データレジスタ６−１．６−２に転送される
。出力データレジスタ６−３の内容だったｎｉｂ”は、
出力データレジスタ６−４にシフトしている。

同様に、第８図（ｄ）まで４クロック時間ですべてのデ
ータは出力データハイウェイ２に転送されるか、もしく
は、出力データレジスタ６−１〜６−４上にラッチされ
る。更に、繰り返し、第８図（ｅ、）、（ｆ）に示す如
く動作することにより、入力データｒａｂｃｄＪは、そ
の時間位置を交換され、ｒｂａｃｄＪとなる。

〔発明が解決しようとする問題点〕

上記従来技術は、その交換動作速度が殆んどシフトレジ
スタの動作速度まで高速化でき、前記島津等は、この構
成を用いて、ＧａＡｓ技術で２ＧＨｚ以上の動作速度を
有する時間スイッチを実現できることを報告している。

しかしながら、上記技術において、ｎビットの場合のハ
ードウェア量を求めると、入力データレジスタｎビット
、データラッチレジスタｎビット、出力データレジスタ
ｎビット、保持メモリｌｏｇ、　ｎ　Ｘ　ｎビット、デ
コーダｎ個、セレクタ（２：　１）ｎ個から構成される
ことになり、おおよそ、ｎ（３＋ｌｏｇ、ｎ）ビットの
フリップフロップと、４ｎ程度のゲートが必要となり、
大規模なスイッチを構成するのは難かしいという問題が
ある。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の時間スイッチにおける上述の如き
問題を解消し、多重度が大きくなっても、ハードウェア
量が比較的少なくて済み、かつ、容易に拡大でき、高速
性も期待し得る時間スイッチを提供することにある。

〔問題点を解決するための手段〕

本発明の上記目的は、データを一時記憶するデータバッ
ファと、交換の順序を決定する手段を有し　　２ｎタイ
ムスロットが時分割多重された信号を交換する時間スイ
ッチにおいて、前記データバッファ間の入力および出力
データレジスタをｎビットのシフトレジスタにより構成
し、入力データレジスタの第に番目（１≦ｋ≦ｎ−１）
の出力を、出力データレジスタのｎ−に番目、ｎ−に−
１番目に転送する如く構成したことを特徴とする時間ス
イッチによって達成される。

〔作用） 本発明に係わる時間スイッチは、シフトレジスタにより
構成された入力データレジスタのあるビットから、やは
り、シフトレジスタにより構成された出力データレジス
タの２個所のビットに転送し得ることを最も主要な特徴
としている。

これにより、従来はｎビットの時間スイッチを構成する
のに、ｎビットの入力データレジスタとｎビットの出力
データレジスタとを必要としていたのを、ｎ　／　２ビ
ツトの入力データレジスタとｎ／２ビツトの出力データ
レジスタとにより構成できるようにしたものである。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の一実施例を示す時間スイッチの構成図
である６図において、記号１，２．３−ｉおよび６−ｉ
（ｉ＝１〜４）は、先に第７図に示したと同じ構成要素
を示しており、８−１〜８−８はシフトレジスタにより
構成された保持メモリ、また、９−１〜９−４はデコー
ド機能を有する３：１セレクタ（以下、単に「セレクタ
」という）を示している。

なお、■、■、・・・・■は、後述するスライド数を示
しており、入力データレジスタ３−１〜３−４に並記さ
れた数字Ｏ〜４．出力データレジスタ６−１〜６−４に
並記された数字１〜４は、後述するインプット（Ｉ）お
よびアウトプット（０）を示している（第２図、第４図
参照）。

第２図に入力データハイウェイ（Ａ　ｏ　＝　Ｂｏ　−
Ｇ　ｏ　−Ｄ　ｏ　＝　Ｅ　ｏ　−Ｆ　ｏ　−Ｇ　ｔｓ
　−Ｈ＊　）を、出力データハイウェイ（Ｃ−ｓ　＝　
Ｂ　ｏ　−Ａ　ｏ　−Ｄ　ａ　−Ｅ　ａ　−Ｅ　ａ　−
Ｇ　ｏ　−Ｈａ　）に交換接続する例を示す、また、第
３図（ａ）〜（ｉ）に、第２図の交換接続の動作を示す
、以下、第１図、第２図および第３図（ａ）〜（ｉ）を
用いて、本実施例の動作を説明する。

第２図において、スライド数とは、入力データハイウェ
イ上の時間位置から何タイムスロット時間遜らせたかを
示すものと定義する。なお、第２図の例において、タイ
ムスロットＣ−１は１次のフレームまで遅延させること
により、あたかも時間位置が前に交換される如き機能を
実現している。

第１図の構成において、保持メモリ８−ｉの出力と入力
データレジスタ３−ｉからの線路上に書かれているスラ
イド数（■〜■）とが一致する場合には、当該データが
セレクタ９−ｉにより選択される。一致するものがない
場合は、前段の出力データレジスタ６−（ｉ　＋　１）
のデータがシフトされ選択される。

以下、これを具体例により説明する。

第３図（ａ）では、データのフレーム位相に合せて、保
持メモリをセットしである状態を示す。保持メモリ８−
１〜８−４の内容（７，１，３，１）と、スライド数■
〜■とはいずれも一致していないため、データの転送は
行われない。

第３図（ｂ）において、入力データハイウェイ１のデー
タは、入力データレジスタ３−ｉ上をシフトする。この
シフトと同期して、保持メモリ８−１〜８−８も、図の
如くシフトする。ここで、保持メモリ８−１の内容１１
１１１と、セレクタ９−１へのスライド数■とが一致し
、また、保持メモリ８−２の内容１１３　Ｉ＋と、セレ
クタ９−３へのスライド数■とが一致しているため、Ａ
およびＢのデータが、それぞれ、図のように転送される
。

再び、入力データレジスタ３−ｉが右シフト、保持メモ
リ８−ｉが左シフト、更に、出力データレジスタ６−ｉ
が左シフトすると、第３図（ｃ）のようになる。同様に
、第３図（ｄ）、（ｅ）とシフトすることにより、逐次
、交換動作を行う。

第３図（ｆ）、（ｇ）では、入力データｅをコピーし、
出力データハイウェイ上に２つ出力する１：ｎ接続（放
送分配型接続）を示した。

第４図は交換動作の原理を示す図である。横軸左側の数
字０〜４は、第１図、第３図に示した入力データレジス
タ３−１〜３−４に並記された数字（以下、ｒ　Ｉ　ｎ
ｐｕｔ（ｒ　）Ｊという）を、縦軸上の数字１〜４は同
出力データレジスタ６−１〜６−４に並記された数字（
以下、ｒ　Ｏｕｔｐｕｔ　（０）Ｊという）を。

それぞれ示している。なお、図中の■、■、・・・・■
は、前記スライド数を示している。

１クロック周期毎に入力データレジスタ３−１〜３−４
上をシフトするデータは、第４図上で。

０→１→２・・・・と動いて行く。これと同期して、保
持メモリ８−ｉもシフトし、この内容と図中のスライド
数が一致すると、データは縦軸の出力データレジスタに
転送される。破線で示す遷移は時間を必要としない遷移
である。

出力データレジスタ６−ｉ上に遷移すると１次に、横軸
の右側斜め矢印の遷移を行う。この遷移はやはり１クロ
ツク毎に行われるものであり、出力データレジスタ６−
ｉ上のシフト動作を意味する。一連の遷移を行うと、ス
ライド数は、前記入力データレジスタ３−ｉのシフト回
数（Ｉ）と出力データレジスタ６−ｉのシフト回数（○
）の和で、Ｓ＝Ｉ＋Ｏ・・・・（１） となる。

第５図に、先に第３図（ａ）〜（ｉ）に示した動作の流
れを示した。

第４図において、入力データレジスタ３−ｉ上の１つの
状態を、２つのデータが同時に専有することがあり得な
いことは容易に理解されよう。また、出力データレジス
タ６−ｉ上の１つの状態を２つのデータが共有すること
は、出力データハイウェイ２上の１つのタイムスロット
に２つ以上のデータを交換接続することを意味し、その
ようなスライド数を選ぶことはできない。

このことは、任意の入力タイムスロット番号を１＋Ｊと
するとき、そのスライド数Ｓ　ｉ＋　Ｓ　Ｊ　（但し、
ｉ（ｊとする）間には、 Ｓ、≠Ｓｉ＋（ｊ　　ｉ）　　　　　　・・・・（２）
の関係が成立することを意味する。

また、保持メモリ８−ｉの内容ａ１は、ある入力タイム
スロット番号ｉを　Ｓｉだけスライドさせて交換接続す
るには、 ａ　（ｚ＋ｎ−ｓｔ）ｎ−５ｔ）　Ｓｉ　　　　　　”
”（３）となる。つまり、ａ　（１＋４−８１）　Ｉｌ
＋Ｏｄ＆の保持メモリの内容を　ＳＬとすれば良い。（
３）式によりすべてのデータが交換接続されることの証
明は、他のある入力タイムスロット番号ｊを　Ｓ、たけ
スライドさせて交換接続するには、（３）式より ａ　（ａ＋４−ａａ）ｍ。、、＝Ｓ、　　　　　・−・
−（３’）となり、（３）式および（３′）式において
１つの保持メモリの内容をＳ、、Ｓ、にすることはあり
得ない。

すなわち、 （ｉ　＋　４−５１）ｍｏｄ８ ＝　（ｊ　＋４−　Ｓ　、１）ｍｏｄ８　　　・・・・
（４）とすると（２）式と矛盾が生ずる。従って、異な
る入力タイムスロット番号を交換接続するには、異なる
保持メモリを用いることになり、任意の入力データをあ
るスライド数により、任意の出力データに交換接続し得
ることがわかる。

１：ｎ接続（放送分配型接続）に関しても、同様に可能
であることが証明できる。

上記実施例に示す構成におけるハード量に関しては、第
１図においてｎビットの時間スイッチを構成するのに、
入力データレジスタ３をｎ　／　２ビツト、出力データ
レジスタ６をｎ／２ビツト、保持メモリ８をＨＸ　ｌｏ
ｇ、　ｎビット必要とする。これは、前述の従来技術に
よるものに比較して、２０〜３０％のハード量削減効果
となる。

また、シフトレジスタの動作速度は、ベアラ速度（１ビ
ット当りの信号情報速度）をＶとすると。

ｎｖとなる。なお、前記ＧａＡｓやＳｉ−バイポーラ等
の高速のデバイスを用いて時間スイッチを構成する場合
は、スピードよりもハード量がネックとなるので、本実
施例の上記ハード量削減効果がそのまま生きて来る。

上記実施例においては、入力シフトレジスタ３から出力
シフトレジスタ６へのデータ転送に３：１セレクタを用
いているが、その方法は、必ずしも３：１セレクタに限
定されるものではない。

第６図（ａ）に、第１図の構成を縦続接続可能な構成と
した拡大法の一実施例を示す、第６図（ａ）においては
、第１図の構成のうち、入力データレジスタから出力デ
ータレジスタへのデータの転送を行う３：１セレクタを
、デコード機能を有するトランスファゲートで構成した
ものを、２個縦続接続する実施例を示している。上記デ
コード機能を有するトランスファゲートは、例えば、第
６図（ｂ）に示す如き回路で実現することができる。な
お、図中の縦の破線は、この左右がそれぞれ別々のチッ
プに構成されることを示している。

すなわち、第６図（ａ）において、記号１，２，３−ｉ
、６−ｉ、８−ｉは先の実施例に示した構成要素を示し
ており、１Ｏ−ｉ（ｉ＝１１〜１６．２１〜２６）は縦
続接続用端子を、１ｌ−ｉ（ｉ＝１１〜１８．２１〜２
８）は上記デコード機能を有するトランスファゲートを
示している０図において、保持メモリ８の内容と、デコ
ード機能を有するトランスファゲート１１内に書かれて
いる数字とが一致すると、データが当該トランスファゲ
ート１１内を通過することが可能となる如く構成されて
いる。

本実施例は、８ビツト用の時間スイッチを２個縦続接続
し、１６ビツト用の時間スイッチを実現した例である。

この場合、保持メモリ８は、１個縦続接続するならば、
ｌｏｇｓ（ｎ　Ｘ　ｋ）ｘ　ｎビット必要である。

第６図（ｃ）は、第１図の構成を並列接続可能な構成と
した拡大法の一実施例を示す。第６図（ｃ）では、保持
メモリ８の記載は省略しているが、各出力データレジス
タ対応にメモリを有する。

第６図（Ｑ）において、１−ｉは入力データハイウェイ
、２−ｉは出力データハイウェイ、５−ｉ（ｉ＝１〜８
）は２：１セレクタを示しており、他の記号は先の実施
例に示したと同じ構成要素を示すのに用いられている。

本実施例において、入力データハイウェイ１−１のデー
タは、セレクタ５−１を介して出力データハイウェイ２
−１．２−２のいずれにも出力させ得る。また、そのス
ライド数は、第１図および第３図に示したと同様に、遅
延を与えることができる０本実施例の構成は、ハイウェ
イの速度ネックで高多重の時間スイッチが実現できない
場合に有効である。

以上説明した如く１本発明の基本構成は、入力および出
力データレジスタが従来の半分でよく。

更に、入力／出力データレジスタ間のデータ転送ルート
のファンアウトも高々２であることを特徴としているた
め、ハード量が少ない高速向けの時間スイッチを構成し
得る利点がある。また、縦続接続し得るような端子を設
けることにより、複数のチップで大規模の時間スイッチ
を容易に構成できるという利点もある。

また、入力／出力データレジスタ間にセレクタを有して
、複数の入力データレジスタと複数の出力データレジス
タ間のハイウェイ相互間でもデータを転送できる構成に
することにより、ハイウェイの速度を上げることなく、
大規模の時間スイッチを構成することができる。

〔発明の効果〕

以上詳細に述べた如く、本発明によれば、データを一時
記憶するデータバッファと、交換の順序を決定する手段
を有し、　２ｎタイムスロットが時分割多重された信号
を交換する時間スイッチにおいて、前記データバッファ
間の入力および出力データレジスタをｎビットのシフト
レジスタにより構成し、入力データレジスタの第に番目
（１≦ｋ≦ｎ−１）の出力を、出力データレジスタのｎ
　−に番目、ｎ−に−１番目に転送する如く構成したの
で、多重度が大きくなっても、ハードウェア量が比較的
少なくて済み、かつ、容易に拡大でき、高速性も期待し
得る時間スイッチを実現できるという顕著な効果を奏す
るものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す時間スイッチの構成図
、第２図は交換接続の例を示す図、第３図（ａ）〜（ｉ
）は交換接続の動作説明図、第４図は交換動作の原理を
示す図、第５図は第３図（ａ）〜（ｉ）に示した動作の
流れを示す図、第６図（ａ）は第１図の構成を縦続接続
可能な構成とした拡大法の一実施例を示す図、同（ｂ）
はトランスファゲートの構成例を示す図、同（Ｑ）は第
１図の構成を並列接続可能な構成とした拡大法の一実施
例を示す図、第７図は従来のシフトレジスタ形時間スイ
ッチの構成を示す図、第８図（ａ）〜（ｆ）はその動作
説明図である。 １．１−ｉ：入力データハイウェイ、２．２−ｉ：出力
データハイウェイ、３−１：入力データレジスタ、５−
ｉ：２：１のセレクタ回路、６−１：出力データレジス
タ、８−１：保持メモリ、９−ｉ：２：１のセレクタ回
路、１０−ｉ：縦続接続用端子、１１−ｉニドランスフ
ァゲート。 特許出願人日本電信電話株式会社 ヤ　　　　　　　　　　　　　　す 第　　　６　　　図（ｂ） 保持メモリヘ 第　　　７　　図 第　　　８　　　図 （＆） 第　　　８　　　図 第　　　８　　　図 （Ｃ）１ 第　　８　　　図 （ｄ） 第　　　８　　　図 （ｅ）１

Claims (4)

【特許請求の範囲】
1. （１）データを一時記憶するデータバッファと、交換の
   順序を決定する手段を有し、２＾ｎタイムスロットが時
   分割多重された信号を交換する時間スイッチにおいて、
   前記データバッファ間の入力および出力データレジスタ
   をｎビットのシフトレジスタにより構成し、入力データ
   レジスタの第ｋ番目（１≦ｋ≦ｎ−１）の出力を、出力
   データレジスタのｎ−ｋ番目、ｎ−ｋ−１番目に転送す
   る如く構成したことを特徴とする時間スイッチ。
2. （２）前記交換の順序を決定する手段の記憶部をシフト
   レジスタにより構成し、このシフトレジスタと前記出力
   データレジスタとを同期してシフトさせることを特徴と
   する特許請求の範囲第１項記載の時間スイッチ。
3. （３）データを一時記憶するデータバッファと、交換の
   順序を決定する手段を有し、２＾ｎタイムスロットが時
   分割多重された信号を交換する時間スイッチにおいて、
   前記データバッファ間の入力および出力データレジスタ
   をｎビットのシフトレジスタにより構成し、入力データ
   レジスタの第ｋ番目（１≦ｋ≦ｎ−１）の出力を、出力
   データレジスタのｎ−ｋ番目、ｎ−ｋ−１番目に転送す
   る如く構成した時間スイッチを基本ブロックとし、前記
   入力データレジスタ、出力データレジスタおよび交換の
   順序を決定する手段の記憶部を構成するシフトレジスタ
   に縦続接続用の端子を設けて、複数の前記基本ブロック
   を縦続接続したことを特徴とする時間スイッチ。
4. （４）データを一時記憶するデータバッファと、交換の
   順序を決定する手段を有し、２＾ｎタイムスロットが時
   分割多重された信号を交換する時間スイッチにおいて、
   前記データバッファ間の入力および出力データレジスタ
   をｎビットのシフトレジスタにより構成し、入力データ
   レジスタの第ｋ番目（１≦ｋ≦ｎ−１）の出力を、出力
   データレジスタのｎ−ｋ番目、ｎ−ｋ−１番目に転送す
   る如く構成した時間スイッチを基本ブロックとし、前記
   入力データレジスタおよび出力データレジスタを複数並
   列に構成し、更に前記入力データレジスタ間および出力
   データレジスタ間の各々に、データを転送するリンクと
   データを選択するセレクタを設けて、複数の前記基本ブ
   ロックを並列接続したことを特徴とする時間スイッチ。