JPS6318599A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、ピット誤りをメモリ内で自動的に訂正する自
己訂正機能を有する半導体メモリに関し、特に誤り訂正
符号を形成するメモリセルおよび検査セル情報の初期設
定が容易にでき、且つ小規模に実現できる自己訂正半導
体メモリに関するものを有する半導体メモリ（自己訂正
メモリと呼ぶ。）としては、水平垂直パリティ符号を１
本のワード線に接続する複数のメモリセルに適用させた
半導体記憶装置の基本構成（特願昭５６−３７２２３号
１％開昭５７−１５２５９７号公報）および高速な誤）
訂正動作を可能とする改良構成（％願昭５９−８６９３
０号）を提案している。この改良構成例を第３図（ａ）
に示し、また訂正原理を、同図（ｂ）に示す。ここで、
１はメモリセル、２はメモリセル情報の検量情報を貯え
るパリティセル、３はワード線、４はビット線、５はパ
リティセル用のパリティビット線、６はコラムデコーダ
で６−１がコラムアドレスＡｏ　、ＡｌｌりＥ大入力れ
る下位コラムデコーダ、６−２がコラムアドレスＡ！　
、Ａ　ｓが入力される上位コラムデコーダ、７はマルチ
プレクサ、８は２つの基準電圧″″Ｈ１ｌ。

“Ｌｌを伝達する経路を入力情報によりスイッチする１
人カバリティ回路、９は１０の水平群選択スイッチを含
む水平群パリティチェック回路、１１は垂直群選択スイ
ッチ、νは１つの水平群、１３は１つの垂直群を示して
おり、ＩＮＶＩはインバータ、ＡＮＤＩは論理項ゲート
、ＥＯＲｌは排他的論理和ゲート、ま−ｔｃｉ〜Ｃ１６
はセルの番号を示している。

まず訂正原理について、第３図（ｂ）　ｔ−用いて説明
する。９個のメモリセル１に対し７個のパリティセル２
を用意し、（Ｎ２個のメモリセルに対して（２Ｎ＋１）
個のパリティセル）、各水平群および各垂直群で偶数パ
リティが成立するようにパリティセル情報を各パリティ
セルに記憶させる。この状態で例えば同図中に示す丘の
水平群と１３の垂直群のパリティを調べ、共にパリティ
結果が“１１、即ちパリティエラーが発生したとすると
、これは紹の水平群と１３の垂直群の交点に位置するメ
モリセル情報の誤りを意味するので、この情報を反転す
ることによシビット誤りを訂正することができる。これ
らの計１６個のセルを第３図（ａ）に示す１本のワード
８３に接続させて配置し、訂正対象のメモリセル情報が
属する１つの水平群および１つの垂直群をそれぞれ１０
の水平群選択スイッチ、１１の垂直群選択スイッチを用
いて選択し、それぞれのパリティチェックを８で示す１
人カバリティ回路の縦続接続回路で行い、その結果を用
いて７のマルチプレクサによシ得られた訂正対象の出力
情報を訂正することにより、同図（＆）に示す自己訂正
半導体メモリを得ることができる。この改良構成では、
８で示す１人カバリティ回路、即ちノードＮ１、Ｎ２と
ノードＮ３＃Ｎ４との接続関係を入力信号およびその相
補信号でトランジスタＱ＊、Ｑ！、Ｑａ、Ｑ４を用いて
交換する回路を縦続接続させ、且つこれらの回路をビッ
ト線上に配置することにより、１つの水平群および垂直
群を選択するセレクタとそれぞれの群のパリティチェッ
クを行うためのパリティチェック回路を一体化させるこ
とができ、回路動作の高速化に加え付加回路規模の低減
化を達成している。

しかしながら、このような自己訂正半導体メモリにおい
ては、９で示す水平群パリティチェック回路を構成する
ための１人カバリティ回路を各ビット線対応で設ける必
要があり、ビット線ピッチが非常に小さくなりつつある
メガビット級のＲＡＭに適用する場合に、レイアウト上
の問題があった。

また、１０で示す水平群選択スイッチが介在しているこ
と、および１人カバリティ回路間の配線長の違い等によ
り、水平群パリティチェックと垂直群パリティチェック
の速度バランスが良くなく、誤り訂正動作の高速化を防
げる要因となっていた。

更に付は加えると、このような自己訂正半導体メモリで
は、先に述べたように各水平群、各垂直群で偶数パリテ
ィ（あるいは奇数パリティ）が成立するように、あらか
じめメモリセル情報および検査セル情報を初期化する必
要があるが、一定のパリティ関係を成立させるようなこ
れらのセル情報の一括初期設定方法が未だ存在せず、例
えば特定の書込モードで１ビツトづつ所望のデータを入
力してゆく方法しかなく、膨大な時間（１６Ｍ規模で書
込サイクル１μ８６ｅとすると初期化に１６秒）がかか
るという欠点があった。

なお、一定のパリティ関係を成立させるように初期化を
行なえば、その後はメモリセル情報の書き換え時に、パ
リティ関係が保たれるように検量セル情報が書き換えら
れる。したがって電源オン時やメモリ情報を新規に改め
る場合には必ず初期化が必要である。ただし、全メモリ
情報を初期化するだけでなく、限定されたメモリ情報を
初期化したい場合もある。

発明の目的 本発明の目的は、これらの欠点を除去するために、小規
模で高速な誤）訂正回路と、メモリセル情報ならびに検
査セル情報を一括して初期設定できる回路を具備した牛
導体メモリを提供することＫある。

発明の構成及び詳細説明 本発明は、物理的に近接して位置する複数のメモリセル
および検査セルの各々が同一水平群および同−垂直群に
属さないように水平群および垂直群の選択スイッチを制
御することにょシ、水平群パリティチェックおよび垂直
群パリティチェックを全く同様の回路構成で実現し、且
つ各ビット線および各検査ピット線に“０″あるいは“
１１スタツク情報を記憶するＲＯＭセルを接続し、この
複数のＲＯＭセルを選択するＲＯＭセル用ワード線を付
加し、初期設定モードで誤）訂正符号を形成する複数の
メモリセルおよび検査セルを選択するワード線を立上げ
ると共に、このＲＯＭセル用ワード線も立上げ、同一ワ
ード線上の全メモリセル情報ならびに全検査セル情報を
“０１あるいは“１”情報に一括して初期設定すること
を最も主要な特徴とする。

従って、従来の技術とは、誤り訂正回路の小規模化、高
速化に加え、−括初期設定機能が付加されているところ
が大きく異る点である。

第１図は本発明を可能とする原理説明図であシ、（ａ）
は９個のメモリセル１および７個のパリティセル２が１
本のワード線３に接続されている図であシ、物理的位置
に従いセル番号ｃ１〜Ｃ１６が付けられている。同図（
ｂ）は、これらの１６個のセルラ同一水平群および同−
垂直群がわかシやすいように２次元論理アドレス空間に
展開した例であり、この展開方法が本発明の鍵となる。

この図（ｂ）をみると、同図（＆）で物理的に隣接する
４つずつのセルグループ、即ちＣ１〜Ｃ４、Ｃｓ　〜Ｃ
ｓ　、　Ｃ９〜Ｃ１２，Ｃ１０〜Ｃ１６の各々のグルー
プにおいて、４つのセルが別々の水平群および垂直群に
属している。このような構成で水平群およ°び垂直群を
形成すると、訂正対象のセルが属している水平群および
垂直群の選択は、ともに０１〜Ｃ４の中から１つ、Ｃ５
〜Ｃ８の中から１つ、Ｃ９〜Ｃ１２の中から１つ、Ｃ１
３〜０１６の中から１つ、セル情報を選ぶことになる。

例えば同図伽）の０６のセル情報が訂正対象の場合、１
２の水平群、即ちＣ１４，Ｃ２、Ｃ６、ＣＩＯ，と１３
の垂直群、即ちＣ９゜０６　、　Ｃ３、Ｃ１６を選択す
ることになるが、この選択すべきセルは、先に述べた４
つのセルグループ内に１つずつ存在しているので、水平
群選択スイッチと垂直群選択スイッチを全く同様に構成
できることになる。また同図（ｅ）は、本発明上可能と
する別の展開方法を示しておシ、同図伽）と同時に、Ｃ
１〜Ｃ４、Ｃ５〜Ｃ８、Ｃ９〜Ｃ１２、ＣＩ３〜Ｃ１５
０個々のセルグループ内の各々のセルが別々の水平群お
よび垂直群に属している例である。この例では、パリテ
ィセルがＣ４、Ｃ５、Ｃ７、Ｃ１ｌ、　Ｃ１２，Ｃ１５
，Ｃ１６となシ、同図（＆）のパリティセル、即ちＣ４
，Ｃ７，Ｃ８゜ＣＩＯ，Ｃ１２，Ｃ１３，Ｃ１６と位置
が異なるだけである。このように、本発明を可能とする
水平群および垂直群の選択論理はこの他にも幾糧類も存
在することは明らかである。

第２図（＆）は本発明の実施例であシ、１〜５，７゜８
は一第３図と同じであ〕、１４は′″０＃０＃スタツク
情報するＲＯＭセル、１５はＲＯＭセル用ワード線、１
６はＲＯＭセル用ワード線を駆動するワードドライバ、
１７は通常のワード線を駆動するワードドライバ、１Ｂ
は水平群セレクタ、１９は垂直群セレクタ、辺は水平群
パリティチェック回路、２１Ｆｉ垂直群パリティチェッ
ク回路、ＡｓＡｊ、　ＡｔＡｊ＋　ＡＩＡＪ、　ＡｔＡ
ｊは下位および上位コラムデコード出力信号であり、第
３図の６−１．６−２の下位および上位コラムデコーダ
のそれぞれの出力信号と対応する。下位コラムデコード
出力信号（ＡＩＡＯ，ＡＩＡＯ，ＡＩＡｏ、　ＡＩＡＯ
）は、４ビット単位（４ビツト毎に繰返し）で同一信号
が水平群セレクタに入力しているのに対し、上位コラム
デコード出力信号（ＡａＡｇ、　ＡｓＡ意、　ＡａＡｍ
。

ＡａＡｇ）は、４ビット単位で（４ビツト毎に１ビツト
ずつシフトした信号が繰返し）１ビツトずつシフトした
信号が垂直群セレクタに入力されており、第１図（ａ）
　、　（ｂ）の選択論理を可能としている。また、ＩＮ
Ｖ２は水平群および垂直群パリティチェックを高速化す
るためのインバータである。

この構成例において、まず誤り訂正回路の動作を、先と
同様に０６のセル情報が訂正対象の場合を例にとって説
明する。Ｃ６のセル情報と同一水平群に属するＣ２．　
ＣＩＯ，Ｃ１４のセル情報が下位コラムデコーダ出力信
号のＡｔＡｏの出力によ、９２０の水平群パリティチェ
ック回路内の各１人カバリティ回路８に入力される。一
方、これと全く同様に０６のセル情報と同−垂直群に属
するＣ３．　Ｃ９，Ｃ１６のセル情報が上位コラムデコ
ーダ出力信号のＡｌＡ２出力によシ２１の垂直群パリテ
ィチェック回路内の各１人カバリティ回路８に入力され
る。この後、クロックφ炉゛立上り、加と２１で水平群
および垂直群パリティチェックが全く同様に行われ、そ
の組合せで７のマルチプレクサ出力のノードＮ１５のデ
ータを訂正して出力端子に供給する。本構成と従来構成
の第３図（ａ）と比較すると、水平群パリティチェック
のために必要であった１６個、即ち各ピント線対応の１
人カバリティ回路が４イ固、即ち垂直群パリティチェッ
クと同形式の回路でパリティチェック回路が実現でき、
ビット線ピッチが縮小されても十分レイアウトが可能と
なり、誤り訂正のだめの付加回路規模の低減に大きく寄
与する。更に、水平群パリティチェックと垂直群パリテ
ィチェックを全く同様の回路形式で達成できるので、速
度バランスのよい高速誤り訂正を可能とする。

次にこの構成例においてデータの初期設定動作を第２図
（ｂ）　、　（ｃ）　、　（ｄ）と合わせて説明する。

第２図（ｂ）はタイミング図であり、初期化選択信号Ｉ
ＮＩＴは”Ｈ″レベル時初期化モードとし、“Ｌ″レベ
ル時通常モードとする。またＲＡＳはロウ系の基準クロ
ック信号であり、“Ｌ＃ワレベル時メモリが活性化され
る。このタイミング図は、初期化モードでロウアドレス
をｉ　、　１＋１　、　ｔ＋ｚと変化させた後、通常モ
ードでロウアドレスｉをアクセスする場合の例である。

３１．　ａ、ヤ１．３１＋ｌ＋は各ロウアドレスに対応
したワード線である。初期化は全ロウアドレスに対して
行なうこともでき、一部のロウアドレスに限って行なう
こともできる。また第２図（ｅ）と（ｄ）はそれぞれ、
ＲＯＭセル用ワードドライバ零キ＃および通常のメモリ
セル用ワードドライバの回路例を示しており、初期化選
択信号ＩＮＩＴが”Ｈ″レベルときに、選択メモリセル
用ワード線３が活性化されると同様にＲＯＭセル用ワー
ビード線も活性化される。従って、例えば第２図（ＪＬ
）では１５のＲＯＭセル用ワード線の活性化によ９１本
のワード線３に沿った１のメモリセルおよび２のパリテ
ィセルの全てに、４のビット線および５のパリティピッ
ト線を経由して１４のＲＯＭセルの０”スタック情報が
記憶される。また通常モードのときには１５は活性化さ
れないので、従来のメモリ動作が行われることになる。

このように、本構成では、１サイクルでワード線に沿っ
た全メモリセルおよび全パリティセル情報の初期化が可
能となるので、従来の１サイクル１ビツトずつの初期化
と比べて、初期設定時間の大幅な短縮力〈可能となる。

（１６Ｍ規模（ワード線４に本）でサイクルタイム１μ
Ｂとすると初期化に４ｎ秒となり、従来の１６秒に比し
１／４０００と短縮される。）本構成では、第２図（＆
）の１４の“０″スタツク情報のＲＯＭセルに対し”１
″スタツク情報のＲＯＭセルを具備することもでき、任
意のＲＯＭセルパタンを与えることによシ所望の初期デ
ータを高速に書込むことができる。なお、このＩＮＩＴ
信号は、外部から入力してもよいが、内部で発生させて
もよい。例えば、ＣＡＳ　ｂｅｆｏｒｅ　ＲＡＳリフレ
ッシュモードＲ／Ｗ信号ｋ”Ｌ″レベルする初期化モー
ト、”Ｈ”レベルニスルトリフレッシュモートトいうよ
うに内部で発生させてもよい。また初期化に際して、複
数本のワード線を同時に活性化することによ）、−括し
て初期化する構成も可能である。なお、第２図（ａ）の
例では、水平、垂直セレクタ１８　、１９により関連す
るピッｈａ情報が選択され８０１人カバリティ回路に入
力されているが、通常のＲＡＭに用いられるビットａ対
の信号を選択して、１人カバリティ回路に入力すること
により、８内のインバータ（第３図のＩＮＶＩ）が不要
に々るし、またセレクタの回路構成としても、ビット線
対の情報をゲートで受けることによシビット線容量の軽
減化を図ることもできる。

更に付は加えれば、以上の説明はダイナミックＲＡＭを
例にとって説明したが、スタティックＲＡＭ等へも全く
同様に適用できることは云うまでもない。

発明の詳細 な説明したように、本発明は自己訂正半導体メモリにお
いて、１つの水平群あるいは垂直群を形成するビット数
に対応する単位でグループ化した物理的に近接して位置
する複数のメモリセルおよび検査セルの各々を同一水平
群および同一垂直群に属させないように水平群および垂
直群選択スイッチを制御した構成で、且つ各ビット線お
よび各検査ビット線に“Ｏ”あるいは１１′スタツク情
報を記憶するＲＯＭセルを接続し、これらの複数のＲＯ
Ｍセルを活性化するＲＯＭセル用ワード線を付加した構
成であるので、水平群パリティチェック回路を垂直群パ
リティチェック主回路と全く同様の回路構成で実現でき
、１人カバリティ回路数の削減による付加回路の小規模
化と、同じ回路構成での水平群および垂直群パリティチ
ェックによる回路動作のバランス化、高速化を同時に期
待できるという利点、ならびに自己訂正メモリに必須の
機能であるメモリセル情報およびパリティセル情報の初
期設定が、ワード線単位で一括して行うことができ初期
化の高速動作が期待できるという利点がある。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は本発明の原理説明図、第２図（
ａ）は本発明の実施例、 第２図（ｂ）は本発明の動作タイミング例、第２図（Ｃ
）　、　（ｄ）は本発明の要部の回路構成例を示し、 第３図（＆）は従来構成例、 第３図（ｂ）は従来の原理説明図である。 ｌ・・・メモリセル ２・・・検査セル ３・・・ワード線 ４・・・ビット線 ５・・・検査ビット線 ６・・・コラムデコーダ ６−１・・・下位コラムデコーダ ６−２・・・上位コラムデコーダ ７・・・マルチプレクサ ８・・・１人カバリティ回路 ９・・・水平群パリティチェック回路 １０　、１１・・・スイッチ １２・・・水平群グループ １３・・・垂直群グループ １４・・・ＲＯＭセル １５・・・ＲＯＭセル用ワード線 １６・・・ＲＯＭセル用ワードドライバ１７・・・メモ
リセル用ワードドライバ１Ｂ・・・水平群セレクタ １９・・・垂直群セレクタ 艶・・・水平群パリティチェック回路 ２１・・・垂直群パリティチェック回路特許出願人　日
本電信電話株式会社 代理人弁理士　玉　蟲　久　五　部（外２名）（ａ） 第　　１　　図

Claims (1)

【特許請求の範囲】
1. 　情報を記憶する複数のメモリセルと、メモリ内で発生
   するビット誤りを水平垂直パリテイ符号を用いて訂正す
   るための検査情報を記憶する複数の検査セルと、前記複
   数のメモリセルと複数の検査セルを選択するワード線と
   、前記メモリセル情報のやり取りを行なうビット線と、
   前記検査セルと情報のやり取りを行う検査ビット線と、
   前記複数のビット線と複数の検査ビット線に接続し“０
   ”あるいは“１”のスタック情報を記憶する複数のＲＯ
   Ｍセルと、このＲＯＭセルを選択するＲＯＭセル用ワー
   ド線と、このＲＯＭセル用ワード線を選択的に駆動する
   ＲＯＭセル用ワードドライバと、符号を形成しているメ
   モリグループ内の水平群および垂直群に属するビット線
   情報と検査ビット線情報を選択するにあたり、物理的に
   近接して位置する複数のメモリセルおよび検査セルの各
   々が、同一の水平群および同一の垂直群に属さないよう
   に選択論理が制御されるコラムデコード出力信号を利用
   したセレクタと、前記セレクタからの信号が入力される
   ことによりパリテイチェックを行う手段と、前記パリテ
   イチェックを行う手段の出力を用いてビット誤りを訂正
   する誤り訂正回路とを具備してなることを特徴とする半
   導体メモリ。