JPS63185321U - - Google Patents
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- Publication number
- JPS63185321U JPS63185321U JP7556687U JP7556687U JPS63185321U JP S63185321 U JPS63185321 U JP S63185321U JP 7556687 U JP7556687 U JP 7556687U JP 7556687 U JP7556687 U JP 7556687U JP S63185321 U JPS63185321 U JP S63185321U
- Authority
- JP
- Japan
- Prior art keywords
- buffer circuit
- pnp transistor
- whose
- port
- output side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Logic Circuits (AREA)
Description
第１図は本考案の一実施例のバツフア回路の回
路図、第２図は別の実施例のバツフア回路の回路
図、第３図は従来のデータ転送の回路図である。
路図、第２図は別の実施例のバツフア回路の回路
図、第３図は従来のデータ転送の回路図である。
Claims (1)
- 【実用新案登録請求の範囲】 (1) ＩＣのシンク電流の少ない出力ポートにベ
ースを接続し電源にエミツタを接続したＰＮＰト
ランジスタと、該ＰＮＰトランジスタのコレクタ
出力により制御され且つ出力側を別のＩＣの入力
ポートに接続したＮＰＮトランジスタとで構成し
たことを特徴とするバツフア回路。 (2) 上記別のＩＣのポートに、低い値のプルア
ツプ抵抗が接続されていることを特徴とする実用
新案登録請求の範囲第１項記載のバツフア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7556687U JPS63185321U (ja) | 1987-05-20 | 1987-05-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7556687U JPS63185321U (ja) | 1987-05-20 | 1987-05-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63185321U true JPS63185321U (ja) | 1988-11-29 |
Family
ID=30921828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7556687U Pending JPS63185321U (ja) | 1987-05-20 | 1987-05-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63185321U (ja) |
-
1987
- 1987-05-20 JP JP7556687U patent/JPS63185321U/ja active Pending
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