JPS63183484A - Matrix type display device - Google Patents

Matrix type display device

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JPS63183484A
JPS63183484A JP62016833A JP1683387A JPS63183484A JP S63183484 A JPS63183484 A JP S63183484A JP 62016833 A JP62016833 A JP 62016833A JP 1683387 A JP1683387 A JP 1683387A JP S63183484 A JPS63183484 A JP S63183484A
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JP
Japan
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display device
source electrode
matrix
matrix type
electrode lines
Prior art date
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Pending
Application number
JP62016833A
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Japanese (ja)
Inventor
隆夫 松本
羽山 昌宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明け、複数のゲート電極線、複数のソース電極線
等よりなるマトリクス型配線を有し、その交差点にTF
T等のアクティブ素子、画素電極等を構成したTFTア
レイ基板を備え、対向電極基板との間に、液晶等の表示
材料を挾持してなるマトリクス型表示装置に関し、特に
Redundancy(冗長性)の付与に関するもので
ある。
[Detailed Description of the Invention] [Industrial Application Field] This invention has a matrix type wiring consisting of a plurality of gate electrode lines, a plurality of source electrode lines, etc., and a TF at the intersection thereof.
Regarding matrix type display devices comprising a TFT array substrate comprising active elements such as TFTs, pixel electrodes, etc., and a display material such as a liquid crystal sandwiched between the counter electrode substrate and the like, redundancy is particularly provided. It is related to.

〔従来の技術J マトリクス型表示装置の、表示情報量や解像度を向上さ
せる技術として従来から、アクティブマトリクス型の表
示装置が知られており、例えば特開昭59−5228号
公報等がある。
[Prior Art J] An active matrix display device has been known as a technique for improving the amount of display information and resolution of a matrix display device, for example, as disclosed in Japanese Patent Laid-Open No. 59-5228.

これは第5図および第6図にその等価回路および断面図
を示したようtこ、複数のゲート電極線(υとこのゲー
ト電極線と直交する複数のソース電極線(2)よりなる
マトリクス配線を有し、両電極線(L)、(2)の各交
差部にT P T(4)等のスイッチ機能を有するアク
ティブ集子、ドレイン電m(3)、画素電極(5)、お
よびコンデンサー(6)等を形成したTFTアレイ(8
)を有するTFTアレイ基板(9)と、このTFTアレ
イ(8)K対向する対向電極(10)を有する対向電極
基板(11)との間に液晶(7)等の表示材料を挟持し
た構造よりなっている。
As shown in FIG. 5 and FIG. 6, whose equivalent circuit and cross-sectional view are and an active collector having a switch function such as T P T (4) at each intersection of both electrode lines (L) and (2), a drain current m (3), a pixel electrode (5), and a capacitor. (6) TFT array (8
) and a counter electrode substrate (11) having a counter electrode (10) facing this TFT array (8)K, a display material such as a liquid crystal (7) is sandwiched between the structure. It has become.

第7図は従来のT F Tアレイ(8)の構成を説明す
るための図であり、表示部の画素構成を部分的に示した
ものである。表示の基本単位となる一廠は、各々−木の
ゲート電極線(1)、ソース電極線(2)よりなるマト
リクス状の電極配線、T P T (4) 、及び画素
型#!、(5)等より構成されている。
FIG. 7 is a diagram for explaining the configuration of a conventional TFT array (8), and partially shows the pixel configuration of the display section. The basic unit of display is a matrix of electrode wiring consisting of a wooden gate electrode line (1), a source electrode line (2), TPT (4), and a pixel type #! , (5), etc.

[発明が解決しようとする問題点] 従来のマトリクス型表示装置(12)に用いられるTF
Tアレイ(8)は上述の如く構成されており、ソース電
極線(2)、ゲート電極線(1)等の各電極配線の断線
、マトリクス状に立体的に配線されるゲート電極線(1
)、ソース電極線(2)よりなるマトリクス配線の特に
両電極線(1)、(2)の交差部等での面配線の断線と
短絡、及びTFT(4)の断線、短絡、特性不良、等に
よる各種の欠陥に対し、Redundancy (冗長
性)がなかった。
[Problems to be solved by the invention] TF used in conventional matrix display device (12)
The T-array (8) is configured as described above, and there is no disconnection in each electrode wiring such as the source electrode line (2), gate electrode line (1), etc., and gate electrode line (1) which is three-dimensionally wired in a matrix.
), disconnections and short-circuits in the surface wiring of the matrix wiring consisting of the source electrode line (2), especially at intersections between both electrode lines (1) and (2), and disconnections, short-circuits, and poor characteristics of the TFT (4); There was no redundancy for various defects due to etc.

ところで、前述したマトリクス型表示装置は、例えばコ
ンピュータの端末表示装置等のマン・マシンインターフ
ェースとして用いられる関係等から、図に示した単位画
素の大きさけ例えば50μばから1−程度以下に小さく
形成する必要があり、又その必要個数t/′i表示装置
の画面サイズ、用途等に依存するが通常、数千側ないし
故百万個の画素数が必要である。
By the way, the above-mentioned matrix type display device is formed so that the size of the unit pixel shown in the figure is small, for example, from about 50 μm to about 1 μm or less, because it is used as a man-machine interface in, for example, a computer terminal display device. Although the required number t/'i of pixels depends on the screen size of the display device, its use, etc., normally several thousand to one million pixels are required.

又1表示画面の大型化、高解像度化の要求から前述した
単位画素の大きさを小さくすると共に、画素数を増大す
ることが重要な課題となっている。
In addition, due to the demand for larger display screens and higher resolution, it has become important to reduce the size of the unit pixel mentioned above and to increase the number of pixels.

この画素の小型化、大規模化と相まって、これを無欠陥
又は低欠陥密度に製作することが必要である。前述した
ように、従来法によるマトリクス型表示装置に用いるT
li’Tアレイ(8〕には、例えばソース電極線(2)
の断線、ゲート電極線(1)とソース電極線(2)より
なるマトリクス配線の交点部で多発する面配線の断線、
短絡不良、及びTFT(4)の欠陥又は特性不良等tこ
対して補正する機能、すなわち冗長性が無く、その結果
、欠陥が多く、製造歩留の高い、良好な特性を有するマ
トリクス型表示装置が得難いといった問題点を有してい
た。
Coupled with the miniaturization and enlargement of pixels, it is necessary to manufacture them with no defects or with a low defect density. As mentioned above, T used in a conventional matrix type display device
The li'T array (8) includes, for example, a source electrode line (2).
disconnection, and disconnection of surface wiring that occurs frequently at the intersection of matrix wiring consisting of gate electrode line (1) and source electrode line (2),
A matrix type display device with a function of correcting short circuit defects, TFT (4) defects or characteristic defects, etc., that is, there is no redundancy, and as a result, there are many defects, and a high manufacturing yield and good characteristics. The problem was that it was difficult to obtain.

この発明は前述のような従来のものの問題点を除去する
ためになされたもので、表示欠陥が少なく、表示性能が
良好、かつ均一で、大画面化、高解像度化がOI′能な
マトリクス型表示装置を提供することを目的としている
This invention was made in order to eliminate the problems of the conventional ones as mentioned above. The purpose is to provide a display device.

〔問題点を解決するための手段J この発明に係るマトリクス型表示装置は、複数のゲート
電極線とこれらのゲート電極線と交差する複数のソース
電極線とよりなるマトリクス型配線を有し、上記交差部
に非直線特性を有する薄膜トランジスタ(以下TFTと
称する)・スイッチ素子および画素電極を配列して構成
されるTli’Tアレイを備え、このTFTアレイと対
向する対向電極基板との間に表示材料を挾持するa成の
マトリクス型表示装置におりて、上記TFTアレイけ、
一個の上記画素電極に二個の上記TFTを配置し、二本
の上記ソース電極線をそれぞれのTF’l’に接続した
構造を有するものである。
[Means for Solving Problems J] A matrix type display device according to the present invention has a matrix type wiring including a plurality of gate electrode lines and a plurality of source electrode lines intersecting these gate electrode lines, and has the above-mentioned A Tli'T array is provided with a thin film transistor (hereinafter referred to as TFT) having non-linear characteristics, a switch element, and a pixel electrode arranged at the intersection, and a display material is placed between the TFT array and a counter electrode substrate facing the opposite side. The above TFT array,
The two TFTs are arranged in one pixel electrode, and the two source electrode lines are connected to each TF'l'.

[作用」 この発明においては、一個の画素電極に二個のTFTが
配置され、これらのTFTKはそれぞれソース電極線が
接続されているので、一方のTFTやソース電極線に断
線等の欠陥が生じても他方のTli’Tやソース電極線
?用いて画素電極に信号を供給することが可能となり、
画素の低欠陥化が達成できる。
[Function] In this invention, two TFTs are arranged in one pixel electrode, and each of these TFTKs is connected to a source electrode line, so a defect such as a disconnection may occur in one TFT or source electrode line. But the other Tli'T or source electrode line? It is now possible to supply signals to the pixel electrode using
A reduction in pixel defects can be achieved.

〔実施例」 以下、この発明の一実施例を図をもとに説明する。第1
図において、l (n−1)〜l (n+1)はゲート
電mW、2 (n−1)〜2 (n+1)#を第1のソ
ース電極線、 20(n−1) 〜20(n+1)は第
2のソース電極線、(4)は第1の’I’FT%(40
)は第2のTFTを示す。
[Embodiment] An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, l(n-1) to l(n+1) are gate electric currents mW, 2(n-1) to 2(n+1)# are first source electrode lines, and 20(n-1) to 20(n+1) is the second source electrode line, (4) is the first 'I'FT% (40
) indicates the second TFT.

このように、この実施例に係る’I’FTアレイは、一
個の画素電極(5)に二個のT P T (4)、(4
0)を配置し、画素電極(5)の両側に配線された二本
のソース電極線2 (n−1)〜2 (n+1)、20
(n−1) 〜20(n+1)をそれぞれのT]i’T
(4)、 (40)に接続した構造を有する。なお表示
材料や対向電極等の構成は第6図に示す従来のものと同
様である。
In this way, the 'I'FT array according to this embodiment has two T P T (4), (4
0) and two source electrode lines 2 (n-1) to 2 (n+1), 20 wired on both sides of the pixel electrode (5).
(n-1) ~20(n+1) for each T]i'T
It has a structure connected to (4) and (40). Note that the configurations of display materials, counter electrodes, etc. are the same as those of the conventional one shown in FIG.

以上のように構成されたものにおいて、例えばそれぞれ
n番目のグ〜ト電極線1(n)、及びソース電極線2(
6)、2(転)の交差部の画素でTFT(4)が欠陥と
なった場合には、ゲート電極線1(司とソース電極線2
(転)に接続された第2 T P T (40)から、
画素電極(5)に信号が供給される。
In the configuration as described above, for example, the n-th gate electrode line 1 (n) and the source electrode line 2 (
6) If the TFT (4) becomes defective in the pixel at the intersection of
From the second T P T (40) connected to
A signal is supplied to the pixel electrode (5).

又、ソース電極線2(6)が、断線等の欠陥を生じた場
合にも同様にゲート電極線1(n)とソース電極線2翰
〕に接続された第2 T P T (40)から画素電
極(5)に信号が供給できる。このように、この実施例
によれば、TFff’(4)やソース電極線(2)の断
線等による欠陥に対し、いずれも本来の正しいビデオ信
号の供給かり能となり、低欠陥密度の’l’FTアレイ
が高い製造歩留で得られると共に、画素の低欠陥が達成
できる結果、マトリクス型表示装置の大画面化、高解像
度化に偉力を発揮する。
In addition, even if the source electrode line 2 (6) has a defect such as a disconnection, the second TPT (40) connected to the gate electrode line 1 (n) and the source electrode line 2 (40) A signal can be supplied to the pixel electrode (5). As described above, according to this embodiment, it is possible to supply the original correct video signal for defects such as disconnection of TFff' (4) and the source electrode line (2), and 'l' with a low defect density can be supplied. 'The FT array can be obtained at a high manufacturing yield and has low pixel defects, making it extremely effective in increasing the screen size and resolution of matrix display devices.

第2図はこの発明の他の実施例に係るTFTアレイの一
部を示す構成図であり、この例では同一の画素電極(5
)に対する二個のT P T(4)、(40)#−t、
画素電極(5〕の対角的な位置に配置されている。すな
わち、第1のT P T(4)は例えばn番目のゲート
電極線1(n)とn番目の第1ソース電極線2(ロ)に
接続され、第2のT F T (40)けn + 1番
目のゲート電極線1 (n+1)とn番目の第2ソース
電極線20(ロ)に接続されている。このような構成を
有するため、例えばそれぞれn番目のゲート電極線1 
(n) 、及びソース電極線2(n)、20(n)の交
差部の画素でT17′T(4)が欠陥となった場合、お
よびソース電極線2(ロ)が断線等の欠陥を生じた場合
には第1図の場合と同様に、ゲート電極線1 (n+1
)とソース電極線20(ロ)に接続された第2 T P
 T (40)から信号が供給される。さらに、この例
では、ゲート電極線1 (n)が、断線等で欠陥を生じ
た場合にもゲート電極線1 (n+1)とソース電極線
2o(ロ)に接続された第2TP T (40)から信
ちが供給できる効果がある。
FIG. 2 is a block diagram showing a part of a TFT array according to another embodiment of the present invention, and in this example, the same pixel electrodes (5
) for two T P T (4), (40) #-t,
The first T P T (4) is arranged at a diagonal position of the pixel electrode (5). That is, the first T P T (4) is arranged between, for example, the n-th gate electrode line 1 (n) and the n-th first source electrode line 2. (b), the second T F T (40), the n + 1st gate electrode line 1 (n+1), and the nth second source electrode line 20 (b). For example, each nth gate electrode line 1
(n), and if T17'T(4) becomes defective in the pixel at the intersection of source electrode lines 2(n) and 20(n), and source electrode line 2(b) has a defect such as disconnection. If this occurs, gate electrode line 1 (n+1
) and the second T P connected to the source electrode line 20 (b)
A signal is supplied from T (40). Furthermore, in this example, even if the gate electrode line 1 (n) is defective due to disconnection or the like, the second TP T (40) connected to the gate electrode line 1 (n+1) and the source electrode line 2o (b) There is an effect that belief can provide.

第3図、第4図はそれぞれこの発明の他の実施例による
Tli’Tアレイの一部を示す構成図であり、それぞれ
第1図および第2図に示す実施例において、同一の画素
電極(5)に対する二個のT F T (4)、  (
40)に接続された二本のソース電極線をその端部で接
続して共通配線化したものである。このように共通配線
化することにより、ソース電極線2(n l)〜2 (
n+1)のリードアウト配線数を半減し、マトリクス型
表示装置と外部回路との接続数を低減できることになる
FIGS. 3 and 4 are block diagrams showing parts of Tli'T arrays according to other embodiments of the present invention. In the embodiments shown in FIGS. 1 and 2, respectively, the same pixel electrodes ( 5), two T F T (4), (
40) are connected at their ends to form a common wiring. By common wiring in this way, source electrode lines 2 (n l) to 2 (
The number of lead-out wires (n+1) can be halved, and the number of connections between the matrix display device and external circuits can be reduced.

なお、上記実施例では主に、表示材料(7)が液晶であ
る場合について説明したが、例えばエレクトロルミネツ
センスやエレクトロクロミックナト他の表示材料であっ
てもよく、上記実施例と同様の効果を有する。
In addition, in the above embodiment, the case where the display material (7) is a liquid crystal was mainly explained, but for example, it may be an electroluminescent display material, an electrochromic display material, or other display material, and the same effects as in the above embodiment may be obtained. has.

[発明の効果] 以上のように、この発明によれば、複数のゲート電極線
とこれらのゲート電極線と交差する複数のソース電極線
とよりなるマトリクス型配線を有し、上記交差部に非直
線特性を有する薄膜トランジスタ(以下TFTと称する
)・スイッチ素子および画素電極を配列して構成される
TFTアレイ表示装置において、上記TFTアレイは、
一個の上記画素電極に二個の上記TFI’を配置し、二
本の上記ソース電極線をそれぞれのTFTに接続した構
造を有するので、上記TFTやソース電極線に断線等の
欠陥が生じても上記画素電極に信号の供給が可能となり
、表示欠陥が少なく、表示性能が良好かつ均一なマトリ
クス型表示装置が得られる効果がある。
[Effects of the Invention] As described above, according to the present invention, there is provided a matrix wiring including a plurality of gate electrode lines and a plurality of source electrode lines that intersect with these gate electrode lines, and there is a In a TFT array display device configured by arranging thin film transistors (hereinafter referred to as TFTs) having linear characteristics, switch elements, and pixel electrodes, the TFT array has the following features:
Since it has a structure in which two TFI's are arranged on one pixel electrode and two source electrode lines are connected to each TFT, even if defects such as disconnection occur in the TFT or source electrode line. It is possible to supply signals to the pixel electrodes, and there is an effect that a matrix type display device with few display defects and good and uniform display performance can be obtained.

(lO)(lO)

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例に係るTF’l’アレイの
一部を示す構成図、第2図〜第4図はそれぞれこの発明
の他の実施例に係るTFTアレイの一部を示す構成図、
第5図は従来のマトリクス型表示装置の等価回路図、第
6図は第5図に示す従来のマトリクス型表示装置の断面
図、第7図は第5図に示す従来のマトリクス型表示装置
に用いられるTFTアレイの一部を示す構成図である。 図において、(1)、l (n−1) 〜l (n+2
)はゲート童真盃線、(2〕、 2  (n  1)〜
2(n+1)、 20(n  1)〜20(n+1 )
 uソース電極線、(4)、(40)はT P T、 
(5)は画素電極、(7)は表示材料、(9)けT F
’Tアレイ基板、  (10)は対向電極、(11)は
対向電極基板である。 なお、各図中同一符号は同一または相当部分を示すもの
とする。 代 理 人  大  岩   増  雄第1図 1(n−t)−、−1(n+r)   ゲート電ii線
4.40 : T7”T 59画素電極 第2図 第3図 第4図 第5図 第6図
FIG. 1 is a block diagram showing a part of a TF'l' array according to one embodiment of the invention, and FIGS. 2 to 4 each show a part of a TFT array according to other embodiments of the invention. Diagram,
Fig. 5 is an equivalent circuit diagram of a conventional matrix type display device, Fig. 6 is a sectional view of the conventional matrix type display device shown in Fig. 5, and Fig. 7 is an equivalent circuit diagram of the conventional matrix type display device shown in Fig. 5. It is a block diagram which shows a part of TFT array used. In the figure, (1), l (n-1) ~ l (n+2
) is the Gate Doshin Sake line, (2), 2 (n 1) ~
2(n+1), 20(n1) to 20(n+1)
u source electrode lines, (4) and (40) are T P T,
(5) is the pixel electrode, (7) is the display material, (9) is T F
'T array substrate, (10) is a counter electrode, and (11) is a counter electrode substrate. Note that the same reference numerals in each figure indicate the same or corresponding parts. Representative Masuo Oiwa Fig. 1 1 (nt) -, -1 (n + r) Gate electrode II line 4.40: T7”T 59 Pixel electrode Fig. 2 Fig. 3 Fig. 4 Fig. 5 Figure 6

Claims (5)

【特許請求の範囲】[Claims] (1)複数のゲート電極線とこれらのゲート電極線と交
差する複数のソース電極線とよりなるマトリクス型配線
を有し、上記交差部に非直線特性を有する薄膜トランジ
スタ(以下TFTと称する)・スイッチ素子および画素
電極を配列して構成されるTFTアレイを備え、このT
FTアレイと対向する対向電極基板との間に表示材料を
挾持する構成のマトリクス型表示装置において、上記T
FTアレイは、一個の上記画素電極に二個の上記TFT
を配置し、二本の上記ソース電極線をそれぞれのTFT
に接続した構造を有することを特徴とするマトリクス型
表示装置。
(1) A thin film transistor (hereinafter referred to as TFT)/switch that has matrix-type wiring consisting of a plurality of gate electrode lines and a plurality of source electrode lines that intersect with these gate electrode lines, and has nonlinear characteristics at the intersections. It is equipped with a TFT array configured by arranging elements and pixel electrodes.
In a matrix display device having a configuration in which a display material is sandwiched between an FT array and a counter electrode substrate facing each other, the T
The FT array includes two TFTs on one pixel electrode.
and connect the two source electrode lines to each TFT.
A matrix type display device characterized by having a structure connected to.
(2)表示材料は液晶である特許請求の範囲第1項記載
のマトリクス型表示装置。
(2) The matrix type display device according to claim 1, wherein the display material is liquid crystal.
(3)同一の画素電極に対する二個のTFTに接続され
た二本のソース電極線は、上記画素電極の両側に配線さ
れている特許請求の範囲第1項または第2項記載のマト
リクス型表示装置。
(3) The matrix type display according to claim 1 or 2, wherein the two source electrode lines connected to the two TFTs for the same pixel electrode are wired on both sides of the pixel electrode. Device.
(4)同一の画素電極に対する二個のTFTに接続され
た二本のソース電極線は、その端部で接続して共通配線
化されている特許請求の範囲第1項ないし第3項の何れ
かに記載のマトリクス型表示装置。
(4) Any of claims 1 to 3, wherein the two source electrode lines connected to the two TFTs for the same pixel electrode are connected at their ends to form a common wiring. The matrix type display device described in .
(5)同一の画素電極に対する二個のTFTは、上記画
素電極の対角的な位置に配置されている特許請求の範囲
第1項ないし第4項の何れかに記載のマトリクス型表示
装置。
(5) The matrix display device according to any one of claims 1 to 4, wherein the two TFTs for the same pixel electrode are arranged at diagonal positions of the pixel electrode.
JP62016833A 1987-01-27 1987-01-27 Matrix type display device Pending JPS63183484A (en)

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