JPH0316028B2 - - Google Patents

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JPH0316028B2
JPH0316028B2 JP59072540A JP7254084A JPH0316028B2 JP H0316028 B2 JPH0316028 B2 JP H0316028B2 JP 59072540 A JP59072540 A JP 59072540A JP 7254084 A JP7254084 A JP 7254084A JP H0316028 B2 JPH0316028 B2 JP H0316028B2
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JP
Japan
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wiring
display
substrate
line
display panel
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Application number
JP59072540A
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Japanese (ja)
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JPS60214382A (en
Inventor
Hiroshi Nakatani
Shigeo Nakatake
Hisao Kawaguchi
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Sharp Corp
Original Assignee
Sharp Corp
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Publication of JPS60214382A publication Critical patent/JPS60214382A/en
Publication of JPH0316028B2 publication Critical patent/JPH0316028B2/ja
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Description

【発明の詳細な説明】 <技術分野> 本発明は表示パネルを有する表示装置に関し、
特に透明導電膜を有する透明基板とマトリクス状
に配置されたスイツチング素子が形成された対向
基板との間に表示媒体を介在せしめてなる画像表
示等の高密度情報表示装置に関するものである。
[Detailed Description of the Invention] <Technical Field> The present invention relates to a display device having a display panel,
In particular, the present invention relates to a high-density information display device, such as an image display, in which a display medium is interposed between a transparent substrate having a transparent conductive film and a counter substrate having switching elements arranged in a matrix.

<従来技術> 従来、1対の基板間に介設される表示媒体とし
て例えば液晶を用い、スイツチング素子として薄
膜トランジスタ(以下TFTと略す)を用いた平
面型画像表示装置が開発され、その実用化が促進
されている。第1図はこのような画像表示装置の
主要構成を示す基本回路図である。画像表示装置
の単一画素は、TFT1、表示電極2、透明電極
3および液晶4よりなり、表示パネルとして画像
を表示する場合にはTFT1を駆動する配線導体
としてゲート線Gi、ソース線Sjが各々240本以上
マトリクス状に配列され、画素数としては6万個
近くが形成される。ゲート線Giおよびソース線
Sjは表示パネルの一端から他端まで延び、その長
さは一般のICに比べて充分長くかつ広い面積に
形成しなければならない。そのため、ゲート線G
1、ソース線Sjの断線あるいはシヨート、TFT
の欠陥発生等の起こる危険性が多分にあり、表示
パネルの歩留まりを低下する原因となる。
<Prior art> Conventionally, a flat image display device using, for example, a liquid crystal as a display medium interposed between a pair of substrates and a thin film transistor (hereinafter abbreviated as TFT) as a switching element has been developed, and its practical use has been progressing. is being promoted. FIG. 1 is a basic circuit diagram showing the main structure of such an image display device. A single pixel of the image display device consists of a TFT 1, a display electrode 2, a transparent electrode 3, and a liquid crystal 4. When displaying an image as a display panel, a gate line Gi and a source line Sj are used as wiring conductors for driving the TFT 1, respectively. More than 240 pixels are arranged in a matrix, and the number of pixels is nearly 60,000. Gate line Gi and source line
Sj extends from one end of the display panel to the other end, and must be formed to have a sufficiently longer length and a wider area than a general IC. Therefore, the gate line G
1. Disconnection or shorting of source line Sj, TFT
There is a high risk of occurrence of defects, etc., which causes a decrease in the yield of display panels.

表示パネルの上記欠陥を防ぐために、ゲート線
Gi,Gi′およびソース線Sj,Sj′の両端から別々の
LSIを用に同じ信号を入力する方式があるが、1
つのラインをドライブするために2つのLSIが必
要となり、接続ピツチが細かくなるとともに微細
加工により歩留まりが低下し、駆動用LSIの増加
によるコストアツプを招く。通常、ドライバー
LSIの数を減じゲート線Gi、ソース線Sjの接続ピ
ツチを拡げるため、接続端子はゲート線およびソ
ース線の奇数番目を1方の辺に、偶数番目を他方
の辺に形成し、接続ピツチを2倍に拡げて各線の
片側からドライブする方式がとられている。ゲー
ト線とソース線の交差点でシヨートを生じている
箇所およびTFTの欠陥箇所は、その近傍のゲー
ト線もしくはソース線をレーザー等で焼き切り、
故意に断線させることにより他の画素から切り離
している。これらの場合も結局はゲート線および
ソース線自体の断線と同じこととなり、断線箇所
以後はライン欠陥となつてしまう。テレビ画像の
ような動画を主として表示する表示装置ではライ
ン欠陥は非常に目立つが点欠陥はほとんど確認で
きない。このため従来より表示パネルのライン欠
陥を点欠陥に変換することが提案されている。以
下この構造について説明する。
In order to prevent the above defects of the display panel, the gate line
Separate lines from both ends of Gi, Gi′ and source lines Sj, Sj′
There is a method of inputting the same signal for LSI, but 1
Two LSIs are required to drive one line, and as the connection pitch becomes finer, the yield decreases due to microfabrication, and the increase in the number of driving LSIs increases costs. Usually a screwdriver
In order to reduce the number of LSIs and widen the connection pitch of gate lines Gi and source lines Sj, the connection terminals are formed with the odd numbered gate lines and source lines on one side and the even numbered lines on the other side. A method is used in which the lines are expanded twice and each line is driven from one side. For points where shorts occur at the intersection of gate lines and source lines, and defective points in the TFT, burn out the nearby gate lines or source lines with a laser, etc.
It is separated from other pixels by intentionally breaking the wire. In these cases, the result is the same as a disconnection of the gate line and source line themselves, and a line defect occurs after the disconnection point. In display devices that mainly display moving images such as television images, line defects are very noticeable, but point defects are almost invisible. For this reason, it has been proposed to convert line defects in display panels into point defects. This structure will be explained below.

(1) 第1の構造を第2図とともに説明する。(1) The first structure will be explained with reference to FIG.

TFT1と表示電極2をマトリクス状に形成
した第1の基板11(たとえばガラス基板)と
共通電極3を形成した第2の基板(たとえばガ
ラス基板)(図示せず)に液晶を封入した表示
パネルのソース線13が断線した場合、第1の
基板11とは別にそれより大きな外形を持つ第
3の基板(たとえばガラス基板)14を配設
し、第3の基板14上に配線電極15を形成し
て第1の基板11と第3の基板14とを接着固
定し、ソースドライバーの出力端子e1と第1の
基板11のソース線13の端子a1とを結線して
電気的導通をとる。次に出力端子e1と第3の基
板14の端子b1とを結線し、第3の基板14上
の他方の端子c1とソース線13の他方の端子d1
とを結線する。これによりソース信号が断線部
B1を除いた画素に供給されライン欠陥を点欠
陥として正常な画像が得られる。この構造の欠
点は、第3の基板14を第1の基板11に重ね
て配置しなければならないために端子a1−e1
接続において量産ベースでの適当な接続手段が
なく、例えばソースドライバーおよび出力端子
e1をフレキシブル配線板(以後FPCと記す)上
に搭載しその出力端子e1と第1の基板11上の
端子a1とを多端子同時接続する場合にはFPCの
下部に位置する第3の基板14との結線は
FPCが障害となつてできないといつた不都合
を生じる。
A display panel includes a first substrate 11 (e.g., a glass substrate) on which TFTs 1 and display electrodes 2 are formed in a matrix, and a second substrate (e.g., a glass substrate) on which a common electrode 3 is formed (not shown), in which liquid crystal is sealed. If the source line 13 is disconnected, a third substrate (for example, a glass substrate) 14 having a larger external shape is provided separately from the first substrate 11, and the wiring electrode 15 is formed on the third substrate 14. The first substrate 11 and the third substrate 14 are adhesively fixed, and the output terminal e 1 of the source driver and the terminal a 1 of the source line 13 of the first substrate 11 are connected to establish electrical continuity. Next, the output terminal e 1 and the terminal b 1 of the third board 14 are connected, and the other terminal c 1 on the third board 14 and the other terminal d 1 of the source line 13 are connected.
Connect with. This causes the source signal to
It is supplied to pixels except B1 , and a normal image is obtained by treating line defects as point defects. The disadvantage of this structure is that the third board 14 must be placed over the first board 11, so there is no suitable connection means on a mass-produced basis for connecting the terminals a 1 - e 1 , such as a source driver. and output terminal
e 1 is mounted on a flexible wiring board (hereinafter referred to as FPC), and when the output terminal e 1 and the terminal a 1 on the first board 11 are simultaneously connected to multiple terminals, a third terminal located at the bottom of the FPC is used. The connection with the board 14 is
This causes inconveniences such as being unable to do so due to FPC being an obstacle.

(2) 第2の構造を第3図とともに説明する。(2) The second structure will be explained with reference to FIG.

第1の構造を改善する手段としてプリント回
路基板(以後PWBと記す)を補助基板に用い
た構造について説明する。第3図Aは第2の構
造を示す平面図、同BはAのF−F′断面図を示
す。図中11は第1の基板、12は第2の基
板、24はソース線、21はPWB、22は
PWB上の補正用配線、23はFPCを示す。第
1の基板11のゲート線、ソース線のドライバ
ーはFPC23上に実装されFPC上の電極(図
示せず)と第1の基板11上の電極l2とは第1
の基板11の外周で多端子接続されている。こ
の後、PWB21をFPC23の上部に配置し固
定する。表示パネル上で断線B2が生じた場合、
ソース線24の端子a2−B2間にはソース信号
が供給されるがB2−d2間には供給されない。
ソース線24のソース信号が供給されている側
の端子a2とPWB21上の端子b2を結線し配線
22を通して他方の端子c2とソース線24上の
他方の端子d2とを結線することによりライン欠
陥は取り除かれる。しかしこの場合にはFPC
23上部にPWB21を配置するため、第1の
基板11上の端子(a2,d2)との間に1mm〜
1.5mmの段差が生じ、金属細線を用いて結線す
る場合は非常に不利である。また表示パネルの
テスト段階で表示欠陥が発見されてもドライバ
ー等を実装したFPC23と多端子接続し、そ
の上にPWB21を配置固定した後でなければ
表示欠陥の補正はできない。さらに第1の基板
11に接続したFPC23を折り曲げて表示領
域を含む表示装置の面積を小さくしようとして
も、PWB21の占有する面積により阻害され
てしまうといつた欠点を有する。
As a means for improving the first structure, a structure using a printed circuit board (hereinafter referred to as PWB) as an auxiliary board will be described. FIG. 3A is a plan view showing the second structure, and FIG. 3B is a sectional view taken along line F-F' of A. In the figure, 11 is the first substrate, 12 is the second substrate, 24 is the source line, 21 is the PWB, and 22 is the
Correction wiring on the PWB, 23 indicates the FPC. The gate line and source line drivers of the first substrate 11 are mounted on the FPC 23, and the electrodes (not shown) on the FPC and the electrodes l2 on the first substrate 11 are connected to the first substrate 11.
A multi-terminal connection is made on the outer periphery of the board 11. After this, the PWB 21 is placed and fixed on top of the FPC 23. If a disconnection B2 occurs on the display panel,
A source signal is supplied between terminals a 2 and B 2 of the source line 24, but not between terminals B 2 and d 2 .
Connecting the terminal a 2 of the source line 24 to which the source signal is supplied and the terminal b 2 on the PWB 21, and connecting the other terminal c 2 and the other terminal d 2 on the source line 24 through the wiring 22. line defects are removed. However, in this case FPC
In order to place the PWB 21 on top of the 23, there is a gap of 1 mm to 1 mm between the terminals (a 2 , d 2 ) on the first board 11.
A 1.5 mm step difference occurs, which is very disadvantageous when connecting using thin metal wire. Furthermore, even if a display defect is discovered during the testing stage of the display panel, the display defect cannot be corrected until after multi-terminal connection is made to the FPC 23 on which drivers and the like are mounted, and the PWB 21 is placed and fixed thereon. Furthermore, even if an attempt is made to reduce the area of the display device including the display area by bending the FPC 23 connected to the first substrate 11, there is a drawback that the area occupied by the PWB 21 will obstruct the area.

上記以外に第1の構造では第1の基板11と第
3の基板14との貼り合わせ工程が必要であり第
2の構造では第1の基板11とPWB21との固
定工程および固定部品が必要となり、双方ともコ
ストアツプにつながる。
In addition to the above, the first structure requires a process of bonding the first substrate 11 and the third substrate 14, and the second structure requires a process of fixing the first substrate 11 and PWB 21 and fixing parts. , both of which lead to increased costs.

<発明の目的> 本発明は上記従来の欠点を除去するためになさ
れたもので、表示パネル作製プロセス完了時以後
どの時点においても表示パネル上に生ずる欠陥を
容易に補正することのできる表示装置を提供する
ことを目的とする。
<Object of the Invention> The present invention has been made in order to eliminate the above-mentioned conventional drawbacks, and provides a display device that can easily correct defects that occur on the display panel at any time after the completion of the display panel manufacturing process. The purpose is to provide.

<実施例> 第4図Aは本発明の1実施例を説明する表示パ
ネル部の構成図、同BはX−X′断面図である。
マトリクス状に配設されるスイツチング素子と該
スイツチング素子を駆動する金属配線(ソース線
及びゲート線)が形成された第1の基板11と、
該第1の基板11に対向配置される第1の基板1
1より小さく透明導電膜の対向電極が形成された
第2の基板(ガラス基板)12とで表示セルを構
成し、該セル内に電界効果型ネマテイツク液晶を
封入することにより第1の基板11と第2の基板
12の重畳領域内が表示画面となる表示パネルが
作製される。金属配線及び対向電極は駆動回路に
接続され、液晶が表示駆動される。即ち、上記表
示画面の一方縁から他方縁を貫通して表示画面外
方へ延設されている金属配線を適宜選択してスイ
ツチング素子を選択的にオンオフ制御することに
よりスイツチング素子に直結されたドレイン電極
と対向電極との間に介設されている液晶の電気光
学的特性が変化し、スイツチング素子の選択に対
応したマトリクス表示が行なわれる。この場合、
表示パターンは第2の基板12を介して観測者に
視認される。このような液晶表示装置は表示パネ
ルを作製する段階で金属配線および絶縁層を形成
するがこれらを利用して第1の基板11上で第2
の基板12の外側領域に第1の金属を用いて形成
したソース線32を延設し、補正用端子a3,d3
ソースドライバーを実装したFPC31との接続
用端子hを形成する。またソース線32が基板1
2の両外側へ延設された領域上に絶縁層34を形
成した後、第2の金属を用いて補正用配線33を
ソース線32と略々直交する方向に形成する。補
正用配線33の端部は直角に屈曲された後、第1
の基板11の縁部で外部接続される。補正用配線
33上には表示パネルの左右側外方のそれぞれソ
ース線32の外部延設部分と電気的に接続可能な
第1及び第2接続部位となる端子b3,c3が形成さ
ている。このb3,c3はソース線32の補正用端子
a3,d3とリード接続されるものであり、ソース線
32の近辺に配設される。補正用配線33の線幅
は表示領域にあるソース線32の2倍程度とし、
線間隔も線幅と同等程度に形成する。また絶縁層
34も適当に厚くしておけば、ソース線32ある
いはゲート線(図示せず)に断線やシヨートの様
な欠陥が生じても補正用配線部33ではこのよう
な欠陥は生じ難くなる。上記表示パネル11の作
製後、電気テストにより、ソース線32に欠陥部
B3が発見され断線が生じている場合、ソース線
32の端子a3−欠陥部B3までは正常にソース信
号が供給されているが、断線部B3より他方のB3
−d3には信号は供給されない。ソース線32の一
端にある端子a3と補正用配線33の端子b3とを結
線し、ソース信号をFPC31等で外部に取り出
し、第1の基板11の他方よりFPC31等で接
続された補正用配線上の端子c3とソース線上の端
子d3とを結線することによりソース信号は断線部
B3を除いたソース線32全部に供給される。従
つてライン欠陥は除かれ画像表示の上で欠陥がほ
とんど認識できない点欠陥に変換することができ
る。補正用配線33は、第1の基板11上でソー
ス端子h形成領域より外側に並設して接続端子k
が形成されており、FPC31の配線f1,g1,f2
g2にこの接続端子kで接続されることとなる。補
正用配線33の接続端子kをこのようにソース端
子hに並設して第1の基板11の縁部に形成する
ことにより、ソース線32との同時接続が可能と
なる。金属配線及び補正用配線33は従来同様の
Al,Cu,Ni,Au等の箔、蒸着膜、メツキ膜、印
刷層その他で形成することができる。
<Embodiment> FIG. 4A is a configuration diagram of a display panel section explaining one embodiment of the present invention, and FIG. 4B is a sectional view taken along line X-X'.
a first substrate 11 on which switching elements arranged in a matrix and metal wiring (source lines and gate lines) for driving the switching elements are formed;
a first substrate 1 disposed opposite to the first substrate 11;
A display cell is formed with a second substrate (glass substrate) 12 on which a counter electrode of a transparent conductive film smaller than 1 is formed, and a field-effect nematic liquid crystal is sealed in the cell. A display panel is manufactured in which the overlapping region of the second substrate 12 serves as a display screen. The metal wiring and the counter electrode are connected to a drive circuit, and the liquid crystal is driven for display. That is, by selectively controlling the switching elements on and off by appropriately selecting the metal wiring extending outward from the display screen from one edge of the display screen to the other edge, the drain directly connected to the switching element is connected. The electro-optical characteristics of the liquid crystal interposed between the electrode and the counter electrode change, and a matrix display corresponding to the selection of the switching elements is performed. in this case,
The display pattern is visible to an observer via the second substrate 12. In such a liquid crystal display device, metal wiring and an insulating layer are formed at the stage of manufacturing the display panel, and these are used to form a second layer on the first substrate 11.
A source line 32 made of a first metal is extended to the outer region of the substrate 12 to form a terminal h for connection between the correction terminals a 3 and d 3 and the FPC 31 on which the source driver is mounted. Also, the source line 32 is connected to the substrate 1.
After forming an insulating layer 34 on the region extending to both outsides of the source line 32, a correction wiring 33 is formed using a second metal in a direction substantially perpendicular to the source line 32. After the end of the correction wiring 33 is bent at a right angle, the first
The external connection is made at the edge of the substrate 11. Formed on the correction wiring 33 are terminals b 3 and c 3 that serve as first and second connection parts that can be electrically connected to the externally extending portions of the source line 32 on the left and right sides of the display panel, respectively. . These b 3 and c 3 are correction terminals of the source line 32
It is lead-connected to a 3 and d 3 and is disposed near the source line 32. The line width of the correction wiring 33 is approximately twice that of the source line 32 in the display area.
The line spacing is also made to be approximately equal to the line width. Furthermore, if the insulating layer 34 is made appropriately thick, even if a defect such as a break or a short occurs in the source line 32 or the gate line (not shown), such a defect will hardly occur in the correction wiring section 33. . After manufacturing the display panel 11, if a defective part B3 is found in the source line 32 and a disconnection occurs in an electrical test, a source signal is normally supplied from terminal a3 to defective part B3 of the source line 32. However, the other B 3 is
No signal is supplied to −d 3 . The terminal a 3 at one end of the source line 32 and the terminal b 3 of the correction wiring 33 are connected, the source signal is taken out to the outside by an FPC 31, etc., and the correction signal is connected from the other side of the first board 11 by an FPC 31 etc. By connecting terminal c 3 on the wiring and terminal d 3 on the source line, the source signal can be connected to the disconnected part.
It is supplied to all source lines 32 except B3 . Therefore, line defects can be removed and converted into point defects that are hardly recognizable on image display. The correction wiring 33 is arranged in parallel on the first substrate 11 on the outside of the source terminal h formation region and connects to the connection terminal k.
are formed, and the wiring f 1 , g 1 , f 2 ,
It will be connected to g 2 through this connection terminal k. By arranging the connection terminal k of the correction wiring 33 in parallel with the source terminal h and forming it on the edge of the first substrate 11 in this way, simultaneous connection with the source line 32 is possible. The metal wiring and correction wiring 33 are the same as before.
It can be formed from foil, vapor deposited film, plating film, printed layer, etc. of Al, Cu, Ni, Au, etc.

以上の如き構成とすることによつて、 (1) ソース線32上の端子a3,d3のすぐ近傍に補
正用配線の端子b3,c3が形成されかつ両端子a3
〜d3とも同一基板の同一面上にあるため結線の
線長が数100μm程度と非常に短かくすることが
でき、更に段差がないため容易に結線が可能と
なる。
With the above configuration, (1) the terminals b 3 and c 3 of the correction wiring are formed in the immediate vicinity of the terminals a 3 and d 3 on the source line 32, and both terminals a 3
Since both ~d and 3 are on the same surface of the same substrate, the length of the wire connection can be made very short, on the order of several hundred μm, and furthermore, since there are no steps, the wire connection can be made easily.

(2) ソース線32上の端子a3,d3と補正用配線3
3の端子b3,c3は同一面上で形成され、距離を
あらかじめ指定することができるため、結線の
自動化が可能となりコストダウンにつながる。
(2) Terminals a 3 and d 3 on source line 32 and correction wiring 3
Terminals b 3 and c 3 of No. 3 are formed on the same surface, and the distance can be specified in advance, making it possible to automate wiring connections and reduce costs.

(3) 補正用配線33第1の基板11のソース線3
2と同一面で形成することにより補正用配線を
外部に取り出す際も接続用端子kをソース線の
端子hと同一面に設けることができ、ソース線
引き出し用のFPC31を用いて引き出しが可
能となる。
(3) Correction wiring 33 Source line 3 of first substrate 11
By forming it on the same surface as 2, the connection terminal k can be provided on the same surface as the source line terminal h when the correction wiring is taken out to the outside, and it can be drawn out using the FPC 31 for drawing out the source line. Become.

(4) 補正用配線幅および線間隔を各々数10μmと
すれば配線ピツチは100〜200μmであり補正用
配線33を10本形成しても補正用配線領域は1
〜2mm増加するのみであり表示パネルはほとん
ど大きくならない。
(4) If the correction wiring width and line spacing are each several tens of μm, the wiring pitch is 100 to 200 μm, and even if 10 correction wirings 33 are formed, the correction wiring area is 1.
It only increases by ~2 mm, and the display panel hardly becomes larger.

(5) 補正用配線33は第1の基板11上に形成す
るため第2図の第3の基板14および第3図の
PWB21は不要となり、基板の貼り付け工程
およびPWB21を固定する部品(図示せず)
も不要となり部品点数を減少することができる
ためコストダウンが可能となる。
(5) Since the correction wiring 33 is formed on the first substrate 11, it is formed on the third substrate 14 in FIG. 2 and in FIG.
PWB21 is no longer required, and the board attachment process and parts to fix PWB21 (not shown)
Since the number of parts can be reduced, costs can be reduced.

(6) 補正用配線33は通常の表示パネル作製工程
を増加させることなく形成することができるた
め大幅なコストダウンが可能となる。
(6) Since the correction wiring 33 can be formed without increasing the normal display panel manufacturing process, it is possible to significantly reduce costs.

(7) 補正用配線33を表示パネル上に形成したこ
とにより、表示パネル作製プロセス完了後電気
テストにより発見される欠陥は液晶を注入封止
した後の段階からいつでも補正可能である。
(7) By forming the correction wiring 33 on the display panel, defects discovered by electrical tests after the completion of the display panel manufacturing process can be corrected at any time after the liquid crystal is injected and sealed.

等の優れた利点を得ることができる。You can obtain excellent advantages such as:

尚、上記説明においてはソース線に対して述べ
たがゲート線においても同様の説明が可能であ
る。
Note that although the above description has been made regarding the source line, the same explanation can be applied to the gate line as well.

また表示媒体として液晶を、スイツチング素子
としてTFTを用いて説明したが表示媒体として
エレクトロクロミツク材料、スイツチング素子と
してMOSFET、MIM、ダイオード等を用いても
何らさしつかえない。
Further, although the description has been made using a liquid crystal as a display medium and a TFT as a switching element, there is no problem in using an electrochromic material as a display medium and a MOSFET, MIM, diode, etc. as a switching element.

<発明の効果> 以上の様に本発明を用いれば配線導体の欠損に
起因して生ずる信号の供給されない線領域即ちラ
イン欠陥が、補正用配線の両側部に位置する接続
部位とライン欠陥となつた配線導体の表示パネル
左右側外方位置での接続箇所をそれぞれ相互接続
して補正用配線を利用した新たな信号供給路を架
設することによつて信号の供給が可能となり、欠
損部位のみの点欠陥に変換されることになる。従
つて表示装置としての歩留りも向上することにな
り表示パネル上の欠陥を容易に補正することがで
きる上にコストダウンを図ることが可能となるも
のである。表示パネル中で発生するライン欠陥は
一般的に多くても数本程度以下のオーダでありま
た一本の配線導体中に欠損部が2箇所以上存在す
る確率は非常に少ない。従つて本発明は少ない線
数の配線導体を表示パネルの外方に配設すること
により極めて有効にライン欠陥を消失させること
ができる。また作業が良好で大量生産にも適し、
その技術的価値は多大である。
<Effects of the Invention> As described above, by using the present invention, the line area where no signal is supplied, that is, the line defect, which occurs due to a defect in the wiring conductor, becomes a line defect with the connecting portions located on both sides of the correction wiring. By interconnecting the connecting points of the wiring conductors at the outer positions on the left and right sides of the display panel and constructing a new signal supply path using correction wiring, it is possible to supply signals, and it is possible to supply signals only to the defective parts. It will be converted into a point defect. Therefore, the yield of the display device is improved, and defects on the display panel can be easily corrected, and costs can be reduced. The number of line defects that occur in a display panel is generally on the order of a few lines or less at most, and the probability that two or more defective portions exist in one wiring conductor is extremely low. Therefore, the present invention can eliminate line defects very effectively by arranging wiring conductors with a small number of lines outside the display panel. It also works well and is suitable for mass production.
Its technical value is enormous.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のスイツチング素子を用いた画像
表示装置の基本回路図である。第2図及び第3図
A,Bは従来の表示パネルの構造を示す構成図で
ある。第4図Aは本発明の1実施例を説明する液
晶表示パネルの平面図である。第4図Bは第4図
AのX−X′断面図である。 11……第1の基板、12……第2の基板、3
1……FPC、32……ソース線、33……補正
用配線、34……絶縁層。
FIG. 1 is a basic circuit diagram of an image display device using conventional switching elements. 2 and 3A and 3B are configuration diagrams showing the structure of a conventional display panel. FIG. 4A is a plan view of a liquid crystal display panel illustrating one embodiment of the present invention. FIG. 4B is a sectional view taken along line XX' in FIG. 4A. 11...first substrate, 12...second substrate, 3
1...FPC, 32... Source line, 33... Correction wiring, 34... Insulating layer.

Claims (1)

【特許請求の範囲】 1 表示駆動用の配線導体が表示画面の一方縁か
ら他方縁を貫通して表示画面領外へ延設されかつ
表示媒体が内設された表示パネルを具備して成る
表示装置において、前記表示パネルの外部に前記
配線導体の欠損を補正する補正用配線が配設さ
れ、該補正用配線は、前記表示画面を挟んで片側
が前記表示パネルを貫通する前記配線導体の一方
端と接続可能な第1接続部位を有しかつ他方側が
前記配線導体の他方端と接続可能な第2接続部位
を有し、該第1及び第2接続部位で前記配線導体
の欠損に基くライン欠陥を点欠陥に変換する信号
供給路の補正機能が具設されていることを特徴と
する表示装置。 2 配線導体が表示画面領域内でマトリクス状に
形成されている特許請求の範囲第1項記載の表示
装置。 3 絶縁層を介して補正用配線端部付近を配線導
体と交差する方向に積層した特許請求の範囲第1
項記載の表示装置。
[Scope of Claims] 1. A display comprising a display panel in which a display driving wiring conductor extends from one edge of the display screen to the other edge and extends outside the display screen area, and in which a display medium is installed. In the apparatus, a correction wiring for correcting a defect in the wiring conductor is arranged outside the display panel, and the correction wiring has one side of the wiring conductor that passes through the display panel with the display screen in between. a first connection part connectable to the other end of the wiring conductor; the other side has a second connection part connectable to the other end of the wiring conductor; A display device comprising a signal supply path correction function that converts defects into point defects. 2. The display device according to claim 1, wherein the wiring conductors are formed in a matrix within the display screen area. 3. Claim 1 in which the vicinity of the end of the correction wiring is laminated in a direction intersecting the wiring conductor via an insulating layer.
Display device as described in section.
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