JPS6318203B2 - - Google Patents

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JPS6318203B2
JPS6318203B2 JP54150710A JP15071079A JPS6318203B2 JP S6318203 B2 JPS6318203 B2 JP S6318203B2 JP 54150710 A JP54150710 A JP 54150710A JP 15071079 A JP15071079 A JP 15071079A JP S6318203 B2 JPS6318203 B2 JP S6318203B2
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JP
Japan
Prior art keywords
microcomputer
interrupt
sequence control
microcomputers
processing
Prior art date
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Expired
Application number
JP54150710A
Other languages
Japanese (ja)
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JPS5674705A (en
Inventor
Katsumi Oota
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 本発明はシーケンス制御装置に係り、マイクロ
コンピユータを複合形で構成し、マイクロコンピ
ユータにシーケンス制御処理を実行させるシーケ
ンス制御装置に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sequence control device, and more particularly, to a sequence control device in which a microcomputer is configured in a composite type and causes the microcomputer to execute sequence control processing.

水力、火力、原子力プラント等においては、従
来、電磁リレーにより論理を組んだシーケンス制
御装置や、アナログ回路を組合わせたアナログ制
御装置が用いられて来た。最近、マイクロコンピ
ユータの技術の進歩により、これ等の装置が、マ
イクロコンピユータを用いて、そのプログラム処
理によつて実施される様になつてきた。更にこれ
等装置の重要性から、一段と高い信頼性が要求さ
れ、このマイクロコンピユータも、2重化等の複
合形とする必要がでている。
BACKGROUND ART Conventionally, in hydraulic power, thermal power, nuclear power plants, etc., sequence control devices that incorporate logic using electromagnetic relays and analog control devices that combine analog circuits have been used. Recently, due to advances in microcomputer technology, these devices have come to be implemented using microcomputers and their program processing. Furthermore, due to the importance of these devices, even higher reliability is required, and this microcomputer also needs to be of a complex type, such as duplexing.

一般の計算機においては、2重化した場合、演
算結果のデータを、相互に送受信し、結果を確認
し合うという方法がとれるが、マイクロコンピユ
ータにおいては、メモリ容量も大きくはなく、通
常、この様な複雑な手段はとれない。同一の一順
の処理をくりかえし実行する2台のマイクロコン
ピユータが、全く同時に処理をスタートしたとし
ても、物理的に全く同一のマイクロコンピユータ
でない限り、長い時間の間に、処理にずれが生じ
てくる。この2台のマイクロコンピユータからプ
ラントへ出力する信号のアンド論理をとつて、実
際の出力を出す様にした場合には、この処理のず
れにより、正しい出力が実行されず、プラントに
重大な影響を及ぼす恐れが生ずる。
In general computers, when duplication is performed, the data of the calculation results is sent and received between each other and the results are checked.However, in microcomputers, the memory capacity is not large, so this is usually the case. No complicated measures can be taken. Even if two microcomputers that repeat the same sequence of processing start processing at exactly the same time, there will be a lag in the processing over a long period of time unless the microcomputers are physically identical. . If the signals output from these two microcomputers to the plant are ANDed and the actual output is output, due to this processing discrepancy, the correct output will not be executed, which will have a serious impact on the plant. There is a risk that it will cause harm.

本発明は、一般に計算機のような複雑な手段を
用いることが困難なマイクロコンピユータを複合
形で構成し、両方のマイクロコンピユータでくり
返し実行される同一の一順の処理の同期を簡単に
とるようにした、前記欠点のないシーケンス制御
装置を提供することを目的とする。
The present invention consists of a microcomputer in which it is generally difficult to use complicated means such as a calculator, and it is possible to easily synchronize the same sequence of processing that is repeatedly executed by both microcomputers. It is an object of the present invention to provide a sequence control device which does not have the above drawbacks.

以下本発明を図面に示す一実施例に基づいて説
明する。第1図は本発明の概略の構成を示し、同
一の一順の処理をくり返し実行する2台のマイク
ロコンピユータについて示したものである。1は
プラントからのアナログ入力、接点入力等のプロ
セス入力を示す。2a,2bは各々のマイクロコ
ンピユータであり、1のプロセス入力をとり込ん
で、プラントを制御するのに必要なシーケンス制
御処理が、プログラムで組み込まれ、実行され
る。
The present invention will be described below based on an embodiment shown in the drawings. FIG. 1 shows a general configuration of the present invention, and shows two microcomputers that repeatedly execute the same processing in one order. 1 indicates process inputs such as analog inputs and contact inputs from the plant. 2a and 2b are respective microcomputers, which take in the process input of 1, and the sequence control processing necessary to control the plant is programmed and executed.

又、3a,3bは、各々、マイクロコンピユー
タ2aから2bへ、2bから2aへ割込をかける
割込手段であり、マイクロコンピユータ2a,2
b各々のプログラムにより、割込の命令が実行さ
れると、相手方に割込を発生させる。又、相手か
らの割込は、割込専用のプログラムにより図示は
されていないが、各マイクロコンピユータ内部の
メモリに、フラツグとして記憶される。4は、マ
イクロコンピユータ2a,2bからプラントへの
出力処理信号6a,6bのアンドをとる回路であ
り、両方の信号が一致した時、プラントへ実際の
出力5を出す。
Further, 3a and 3b are interrupt means that interrupt the microcomputers 2a and 2b, and from 2b to 2a, respectively.
b When an interrupt instruction is executed by each program, an interrupt is generated in the other party. Furthermore, an interrupt from the other party is stored as a flag in the internal memory of each microcomputer, although not shown, by a dedicated interrupt program. Reference numeral 4 denotes a circuit that performs an AND operation on the output processing signals 6a and 6b from the microcomputers 2a and 2b to the plant, and outputs an actual output 5 to the plant when both signals match.

以上で構成についての説明が終り、次に本発明
の作用を説明するが、第2図にマイクロコンピユ
ータ2a,2bの中で実行されるプログラム処理
の、本発明に関係する部分を示し、これと合わせ
て説明する。第1図の構成で、マイクロコンピユ
ータ2a,2bへの電源が供給され、処理がスタ
ートすると、第2図の10のイニシヤライズ処理
が、マイクロコンピユータ2a,2b内で実行さ
れる。これは、各マイクロコンピユータ内部のメ
モリのテーブルを初期化する等、通常、計算機シ
ステムでは、常識的に行われる処理である。10
のイニシヤライズ処理が終了すると、まず一順の
処理の最初に11の処理で割込の命令が実行さ
れ、マイクロコンピユータ2aの場合は割込手段
3aを通してマイクロコンピユータ2b側に、マ
イクロコンピユータ2bの場合は割込装置3bを
通してマイクロコンピユータ2a側に割込がかけ
られる。
Now that the explanation of the configuration is complete, the operation of the present invention will be explained next. FIG. I will also explain. In the configuration shown in FIG. 1, when power is supplied to the microcomputers 2a, 2b and processing starts, initialization processing 10 in FIG. 2 is executed within the microcomputers 2a, 2b. This is a common sense process that is normally performed in a computer system, such as initializing a memory table inside each microcomputer. 10
When the initialization process is completed, an interrupt instruction is executed at the beginning of the process in step 11, and in the case of the microcomputer 2a, the interrupt instruction is sent to the microcomputer 2b side through the interrupt means 3a, and in the case of the microcomputer 2b, An interrupt is applied to the microcomputer 2a side through the interrupt device 3b.

相手側から割込がかけられると、第2図に示し
たプログラムとは、別の割込専用のプログラムが
用意されており、第2図に示したプログラムの実
行は中断され、割込専用のプログラムが実行され
て、相手側より割込があつた事をメモリに、フラ
ツグとして記憶し、再び、第2図のプログラムを
再開する。11の処理が終了すると、12の処理
により、該フラツグを確認する事によつて、相手
から割込があつたかどうかを判断する。割込がな
かつた場合には、相手から割込が入るまで、そこ
で待機状態となる。割込があつた場合には13の
処理へ進む。
When an interrupt is issued from the other side, a separate interrupt-only program is prepared from the program shown in Figure 2, and the execution of the program shown in Figure 2 is interrupted, and the interrupt-only program is executed. When the program is executed, the fact that there is an interrupt from the other party is stored in the memory as a flag, and the program shown in FIG. 2 is restarted again. When the process in step 11 is completed, in the process in step 12, by checking the flag, it is determined whether or not there has been an interruption from the other party. If there is no interruption, the device remains in a standby state until an interruption is received from the other party. If an interrupt occurs, the process proceeds to step 13.

たとえば、マイクロコンピユータ2a側の処理
が先行し、マイクロコンピユータ2b側の処理が
おくれていた場合には、マイクロコンピユータ2
a側は、11の処理でマイクロコンピユータ2b
側へ割込をかけた後、12の処理により待機状態
となる。マイクロコンピユータ2b側は、マイク
ロコンピユータ2a側から割込をかけられた時点
で、マイクロコンピユータ2b側の割込専用プロ
グラムにより、フラツグに記憶され、更にマイク
ロコンピユータ2b側処理が進むと、マイクロコ
ンピユータ2b側の11の処理によりマイクロコ
ンピユータ2a側へ割込をかけると共に12の処
理に進むと、すでにマイクロコンピユータ2a側
からの割込はあるので、13の処理へ進む事がで
きる。一方マイクロコンピユータ2a側も、12
の処理で待機していたのであるから、マイクロコ
ンピユータ2b側から割込がかかると13の処理
へ進む事ができる。つまり13の処理へ進む時点
は、マイクロコンピユータ2a,2b同期する。
For example, if the processing on the microcomputer 2a side takes precedence and the processing on the microcomputer 2b side lags behind, then
On the a side, the microcomputer 2b performs the processing in step 11.
After interrupting the server, it enters a standby state through the process of step 12. When the microcomputer 2b side receives an interrupt from the microcomputer 2a side, it is stored in a flag by the interrupt dedicated program on the microcomputer 2b side, and when the processing on the microcomputer 2b side further progresses, the interrupt is sent to the microcomputer 2b side. When the microcomputer 2a side is interrupted by the process 11 and the process proceeds to the process 12, since there has already been an interrupt from the microcomputer 2a side, the process can proceed to the process 13. On the other hand, the microcomputer 2a side also has 12
Since it was waiting in the process of step 13, when an interrupt is generated from the microcomputer 2b side, the process can proceed to step 13. In other words, the microcomputers 2a and 2b are synchronized when proceeding to step 13.

13の処理は、この同期のとられた直後に実行
され、マイクロコンピユータ2a側、2b側各々
からプラントへの出力処理が実行され、第1図の
信号6a,6bの出力が出される。この信号6
a,6bの出力は、アンド回路4により、ある定
められた短い時間の間に、両方の信号が一致した
場合に、プラントへの実際の出力5を出す。次い
でマイクロコンピユータ2a,2bは、各々14
の処理を実行する。この14の処理は、シーケン
ス論理の処理であり、通常、第1図のプロセス入
力1を読み込み、プログラムされたシーケンスを
実行し、プラントへの出力の準備をするものであ
る。この14の処理が終了すると、再び11の処
理へもどり、以下11〜14の処理がくりかえし
実行される。
13 is executed immediately after this synchronization is established, output processing from the microcomputer 2a side and the microcomputer 2b side to the plant is executed, and the signals 6a and 6b shown in FIG. 1 are outputted. This signal 6
The outputs of a and 6b are output by an AND circuit 4 to provide an actual output 5 to the plant if both signals match within a certain short period of time. Next, the microcomputers 2a and 2b each have 14
Execute the process. These 14 processes are sequential logic processes, and normally read the process input 1 in FIG. 1, execute the programmed sequence, and prepare for output to the plant. When the process 14 is completed, the process returns to process 11, and the processes 11 to 14 are repeatedly executed.

なお、マイクロコンピユータ2a側、2b側い
ずれかが、何かのトラブルにより、稼動不可能な
場合もあり得る。その様な場合の為に、第2図の
12の判定で相手側から割込がなかつた場合、あ
る一定の時間だけ待機する様にしその時間経過後
もなお、相手側より割込がなかつた場合は、単独
走行する様にする事も可能である。その場合、第
1図のアンド回路4は、非稼動側の出力信号は、
擬似的に、常に出力状態とする様にしておけばよ
い。
Note that either the microcomputer 2a side or the microcomputer 2b side may be unable to operate due to some kind of trouble. For such cases, if there is no interruption from the other party based on the judgment in step 12 in Figure 2, the system waits for a certain period of time, and even after that time, there is no interruption from the other party. In some cases, it is also possible to make it run independently. In that case, the output signal of the non-operating side of the AND circuit 4 in FIG.
It is sufficient to set it to always be in the output state in a pseudo manner.

このようにして本発明によれば、2台のマイク
ロコンピユータの処理の同期を簡単にとることの
できる、効果的なシーケンス制御装置が提供でき
る。
In this way, according to the present invention, it is possible to provide an effective sequence control device that can easily synchronize the processing of two microcomputers.

【図面の簡単な説明】[Brief explanation of the drawing]

図面は本発明の一実施例を示し、第1図は本発
明の構成図、第2図は本発明の動作を示すフロー
チヤートである。 1……プロセス入力、2a,2b……マイクロ
コンピユータ、3a,3b……割込装置、4……
出力信号のアンド回路、5……プラントへの実際
の出力、6a,6b……マイクロコンピユータか
らの出力信号、10〜14……フローチヤートの
各機能ブロツク。
The drawings show one embodiment of the present invention, and FIG. 1 is a block diagram of the present invention, and FIG. 2 is a flowchart showing the operation of the present invention. 1...Process input, 2a, 2b...Microcomputer, 3a, 3b...Interrupt device, 4...
AND circuit for output signals, 5... Actual output to the plant, 6a, 6b... Output signals from the microcomputer, 10 to 14... Each functional block of the flowchart.

Claims (1)

【特許請求の範囲】[Claims] 1 マイクロコンピユータを具備しマイクロコン
ピユータにシーケンス制御処理を実行させるシー
ケンス制御装置において、同一の一順の処理をく
り返し実行する2台のマイクロコンピユータを相
互に割込手段にて結合し、互いに前記一順の処理
の最初に相手方に割込を発生させるとともに相手
方からの割込を確認して前記シーケンス制御処理
を開始し、互に前記シーケンス制御処理を開始す
る時点の同期を取り、前記シーケンス制御処理の
うちの外部に対する出力処理を最初に実行し、こ
の出力処理により得られた前記2台のマイクロコ
ンピユータからの出力処理信号の双方が一致した
とき前記出力処理信号を出力するようにしたこと
を特徴とするシーケンス制御装置。
1. In a sequence control device that is equipped with a microcomputer and causes the microcomputer to execute sequence control processing, two microcomputers that repeatedly execute the same process in one order are connected to each other by an interrupt means, and At the beginning of the process, an interrupt is generated to the other party, the interrupt from the other party is confirmed, and the sequence control process is started, and the timing of starting the sequence control process is synchronized with each other, and the sequence control process is started. It is characterized in that output processing to the outside of the device is executed first, and when both output processing signals from the two microcomputers obtained by this output processing match, the output processing signal is outputted. sequence control device.
JP15071079A 1979-11-22 1979-11-22 Sequence control device Granted JPS5674705A (en)

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Application Number Priority Date Filing Date Title
JP15071079A JPS5674705A (en) 1979-11-22 1979-11-22 Sequence control device

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JP15071079A JPS5674705A (en) 1979-11-22 1979-11-22 Sequence control device

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JPS5674705A JPS5674705A (en) 1981-06-20
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58122904U (en) * 1982-02-15 1983-08-22 株式会社神崎高級工機製作所 Agricultural hydraulic lift device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4866346A (en) * 1971-12-13 1973-09-11
JPS4979437A (en) * 1972-12-04 1974-07-31

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JPS4866346A (en) * 1971-12-13 1973-09-11
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