JPS63178765A - 第１ｄｃ電位を所定の振幅の第２ｄｃ電位へ変換するための電源装置 - Google Patents
第１ｄｃ電位を所定の振幅の第２ｄｃ電位へ変換するための電源装置Info
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- JPS63178765A JPS63178765A JP62306072A JP30607287A JPS63178765A JP S63178765 A JPS63178765 A JP S63178765A JP 62306072 A JP62306072 A JP 62306072A JP 30607287 A JP30607287 A JP 30607287A JP S63178765 A JPS63178765 A JP S63178765A
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
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-
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電源装置に関し、更に詳しくは、電源装置のス
イッチング変圧器の一次側に設けられ、電源装置の二次
側の集積回路から隔離装置を介してディジタル形式の駆
動信号を受信する高電圧集積回路（ＨＶ Ｉ Ｃ）用の
エツジ検出器に関する。
イッチング変圧器の一次側に設けられ、電源装置の二次
側の集積回路から隔離装置を介してディジタル形式の駆
動信号を受信する高電圧集積回路（ＨＶ Ｉ Ｃ）用の
エツジ検出器に関する。
電源装置として、例えば交流電力線の信号を整流してろ
波することによって得られるような第１の直流電圧を受
信し、この直流電圧を異なる電圧に変換するために高い
周波数の交流信号に変換し、この高い周波数の交流信号
を整流してろ波することによって直流出力電圧を供給す
るようになっている電源装置は周知である。この木質的
にＤＣ−ＤＣ変換型の電源装置は、通常（変圧器の一次
巻線、入力の直流電圧を時間的に変化する振幅を有する
信号に変換して変圧器一次巻線を駆動する変換手段、お
よび出力からの帰還信号に応じて変換手段を制御する全
ての電子装置を含む）一次側および（変圧器の二次巻線
、二次巻線の両端間の交流電圧を直流出力電圧に変換す
る手段、および少なくとも１つの出力電圧を基準電圧に
対して比較して、出力電圧の振幅を制御するために一次
側の電子装置に帰還される誤差信号を導き出す手段を含
む）二次側を有することを特徴としている。この場合、
一次側および二次側を電気的（オーミック）に隔離しな
がら、二次側からの誤差情報を一次側に伝達する手段を
設けることが必要である。
波することによって得られるような第１の直流電圧を受
信し、この直流電圧を異なる電圧に変換するために高い
周波数の交流信号に変換し、この高い周波数の交流信号
を整流してろ波することによって直流出力電圧を供給す
るようになっている電源装置は周知である。この木質的
にＤＣ−ＤＣ変換型の電源装置は、通常（変圧器の一次
巻線、入力の直流電圧を時間的に変化する振幅を有する
信号に変換して変圧器一次巻線を駆動する変換手段、お
よび出力からの帰還信号に応じて変換手段を制御する全
ての電子装置を含む）一次側および（変圧器の二次巻線
、二次巻線の両端間の交流電圧を直流出力電圧に変換す
る手段、および少なくとも１つの出力電圧を基準電圧に
対して比較して、出力電圧の振幅を制御するために一次
側の電子装置に帰還される誤差信号を導き出す手段を含
む）二次側を有することを特徴としている。この場合、
一次側および二次側を電気的（オーミック）に隔離しな
がら、二次側からの誤差情報を一次側に伝達する手段を
設けることが必要である。
このような隔離手段を介してアナログ誤差データを伝達
することは困難であるので、電源装置の二次側と一次側
との間で絶縁されたディジタル通信を行うことが非常に
望ましい。また、隔離手段の大きさおよびコストを低減
し、情報の各ビットの伝送のための時間全体にわたって
隔離手段の応答の均一性に対する通信の依存性を低減す
ることも望ましい。
することは困難であるので、電源装置の二次側と一次側
との間で絶縁されたディジタル通信を行うことが非常に
望ましい。また、隔離手段の大きさおよびコストを低減
し、情報の各ビットの伝送のための時間全体にわたって
隔離手段の応答の均一性に対する通信の依存性を低減す
ることも望ましい。
−１１＝
発明の概要
本発明によれば、ディジタル・データ検出器が、電源装
置の二次側の出力電圧を調整するための高電圧集積回路
中の一次側の制御用電子装置の一部として設けられ、検
出器の出力が電気的に絶縁されたデータ伝送手段を介し
て電源装置の二次側から受信するディジタル誤差データ
の遷移に応答するようにする。したがって、伝送手段の
各遷移後の飽和は重要なものでなく、少なくとも最小の
大きさの各遷移のエツジの発生のみが検出器によって利
用される。一次側の制御用電子装置は電源装置の動作を
開始し、誤差データが検出されたときのみ二次側の制御
に切り換えられる。
置の二次側の出力電圧を調整するための高電圧集積回路
中の一次側の制御用電子装置の一部として設けられ、検
出器の出力が電気的に絶縁されたデータ伝送手段を介し
て電源装置の二次側から受信するディジタル誤差データ
の遷移に応答するようにする。したがって、伝送手段の
各遷移後の飽和は重要なものでなく、少なくとも最小の
大きさの各遷移のエツジの発生のみが検出器によって利
用される。一次側の制御用電子装置は電源装置の動作を
開始し、誤差データが検出されたときのみ二次側の制御
に切り換えられる。
好適な実施態様においては、隔離装置はパルス変成器で
ある。パルス変成器のコアは比較的小さな体積のものに
することができる。これは全パルスを再生することが重
要でなく、またパルスの飽和を許容できるからである。
ある。パルス変成器のコアは比較的小さな体積のものに
することができる。これは全パルスを再生することが重
要でなく、またパルスの飽和を許容できるからである。
従って、本発明の目的は、パルス−エツジ検出器を有す
る新規なＨＶＩＣ電源装置一次側制御器を提供すること
にある。
る新規なＨＶＩＣ電源装置一次側制御器を提供すること
にある。
本発明のこの目的および他の目的は図面を参照した以下
の説明から明らかとなるであろう。
の説明から明らかとなるであろう。
好適実施例の説明
図面を参照すると、全体を符号１０で示す電源装置は、
半ブリツジ構成の直列に接続された電力スイッチング素
子（例えばＦＥＴ）ｌｌａおよび１１ｂよりなる一次側
チョッパー手段１１と、一対の貯蔵素子（例えばコンデ
ンサ）１１ｄおよび１１ｅを利用する。前記直列接続さ
れた電力スイッチング素子１１ａおよび１１ｂの間には
ノード１１ｃが形成され、前記一対の貯蔵素子１１ｄお
よびｌ’ｌｅの間にはノードｌｌｆが形成されている。
半ブリツジ構成の直列に接続された電力スイッチング素
子（例えばＦＥＴ）ｌｌａおよび１１ｂよりなる一次側
チョッパー手段１１と、一対の貯蔵素子（例えばコンデ
ンサ）１１ｄおよび１１ｅを利用する。前記直列接続さ
れた電力スイッチング素子１１ａおよび１１ｂの間には
ノード１１ｃが形成され、前記一対の貯蔵素子１１ｄお
よびｌ’ｌｅの間にはノードｌｌｆが形成されている。
チョッパー手段は（電力線の交流電圧を整流してン戸波
することによって周知の方法で得られるような）比較的
高い振幅の直流電圧子Ｖで作動し、ノード１１Ｃおよび
１１ｆ間に接続されている高周波変圧器手段１２の一次
巻線１２ａを駆動する信号を発生する。一次巻線を駆動
する波形は例えば約Ｉ Ｍｌｌｚまでの周波数を有し、
共振インバータ型の電源装置に対してはほぼ正弦波であ
り、またパルス幅変調（ＰＷＭ）型の電源装置に対して
はデユーティサイクルが可変のほぼ矩形波である。
することによって周知の方法で得られるような）比較的
高い振幅の直流電圧子Ｖで作動し、ノード１１Ｃおよび
１１ｆ間に接続されている高周波変圧器手段１２の一次
巻線１２ａを駆動する信号を発生する。一次巻線を駆動
する波形は例えば約Ｉ Ｍｌｌｚまでの周波数を有し、
共振インバータ型の電源装置に対してはほぼ正弦波であ
り、またパルス幅変調（ＰＷＭ）型の電源装置に対して
はデユーティサイクルが可変のほぼ矩形波である。
変圧器の二次巻線１２ｂはＡＣ−ＤＣ変換手段１４の第
１および第２の入力端子１４ａおよび１４ｂに接続され
、二次側の共通電位接続点１４ｄに対して所望のほぼ一
定の大きさの出力電圧Ｖ。を出力１４ｃに発生する。ま
た、変換手段１４は、好ましくは二次側集積回路手段１
６の動作電圧入力１６ａに接続されている第２の出力１
４ｅに、共通電位接続点１４ｄに対して第２の電圧（例
えば動作電圧Ｖｘ）を発生する。
１および第２の入力端子１４ａおよび１４ｂに接続され
、二次側の共通電位接続点１４ｄに対して所望のほぼ一
定の大きさの出力電圧Ｖ。を出力１４ｃに発生する。ま
た、変換手段１４は、好ましくは二次側集積回路手段１
６の動作電圧入力１６ａに接続されている第２の出力１
４ｅに、共通電位接続点１４ｄに対して第２の電圧（例
えば動作電圧Ｖｘ）を発生する。
集積回路手段１６は二次側の共通電位に接続される端子
１６ｂおよび出力電圧■ｏに接続される入力端子１６ｃ
を有し、電圧ｖｏは加算手段２１において（図示しない
が周知の手段によって供給される）基準電圧ｖＲと比較
される。差信号即ち誤差信号ｖＥはＰＷＭ発生器／不足
電圧ロックアウト手段２３の入力２３ａに供給される。
１６ｂおよび出力電圧■ｏに接続される入力端子１６ｃ
を有し、電圧ｖｏは加算手段２１において（図示しない
が周知の手段によって供給される）基準電圧ｖＲと比較
される。差信号即ち誤差信号ｖＥはＰＷＭ発生器／不足
電圧ロックアウト手段２３の入力２３ａに供給される。
この手段２３は、それ自身本技術分野において周知のも
のであるが、入力１６ａの電圧がロックアウト振幅より
も大きい場合に出力２３ｂにパルス形式の信号を発生す
る。このパルス出力信号は、入力２３ａの誤差電圧信号
の大きさおよび極性に応じて設定される周波数および／
またはパルス幅を有する２値レベルの信号である。出力
２３ｂの信号は電界効果トランジスタ（ＦＥＴ）よりな
るスイッチング素子２５のゲートに供給されて、隔離手
段１７の一次端子１７ａ−１および１７ａ−２（これら
は集積回路手段１６の他方の端子１６ｄおよび１６ｅに
それぞれ接続されている）間の信号を制御する。
のであるが、入力１６ａの電圧がロックアウト振幅より
も大きい場合に出力２３ｂにパルス形式の信号を発生す
る。このパルス出力信号は、入力２３ａの誤差電圧信号
の大きさおよび極性に応じて設定される周波数および／
またはパルス幅を有する２値レベルの信号である。出力
２３ｂの信号は電界効果トランジスタ（ＦＥＴ）よりな
るスイッチング素子２５のゲートに供給されて、隔離手
段１７の一次端子１７ａ−１および１７ａ−２（これら
は集積回路手段１６の他方の端子１６ｄおよび１６ｅに
それぞれ接続されている）間の信号を制御する。
隔離手段１７は、その二次端子１７ｂ−１および端子１
７ｂ−２に接続されたデータ信号人力１９ａおよび１９
ｂを有する一次側のＨＶＩＣ１９にオーミックに隔離さ
れた形式で信号を転送するために設けられている。隔離
手段１７は発光ダイオードが一次端子１７ａ−１および
１７ａ−２間に接続され、ホトトランジスタのような被
制御電流導通回路が二次端子１７ｂ−１および１７ｂ−
＝ １６− ２間に接続されている光学隔離器（オプトアイソレータ
）であってもよいし、または他の隔離装置、とりわけ図
示のような小さなパルス変成器であってもよい。パルス
変成器は一次側端子１７ａ−１および１７ａ−２間に接
続された一次巻線１７ａと、二次端子１７ｂ−１および
１７ｂ−２間に接続された二次巻線１７ｂを有する。隔
離手段１７の一次端子１７ａ−１および１７ａ−２は端
子１６ｅの電圧（＋ｖ、 ）源およびＦＥＴ２５の被制
御導通回路にそれぞれ接続される。一次巻線１７ａを流
れる各電流パルスに応じて信号電圧が二次端子１？ｂ−
１および１７ｂ−２間したがってＨＶＩＣの入力端子１
９ａおよび１９ｂ間に現われる。
７ｂ−２に接続されたデータ信号人力１９ａおよび１９
ｂを有する一次側のＨＶＩＣ１９にオーミックに隔離さ
れた形式で信号を転送するために設けられている。隔離
手段１７は発光ダイオードが一次端子１７ａ−１および
１７ａ−２間に接続され、ホトトランジスタのような被
制御電流導通回路が二次端子１７ｂ−１および１７ｂ−
＝ １６− ２間に接続されている光学隔離器（オプトアイソレータ
）であってもよいし、または他の隔離装置、とりわけ図
示のような小さなパルス変成器であってもよい。パルス
変成器は一次側端子１７ａ−１および１７ａ−２間に接
続された一次巻線１７ａと、二次端子１７ｂ−１および
１７ｂ−２間に接続された二次巻線１７ｂを有する。隔
離手段１７の一次端子１７ａ−１および１７ａ−２は端
子１６ｅの電圧（＋ｖ、 ）源およびＦＥＴ２５の被制
御導通回路にそれぞれ接続される。一次巻線１７ａを流
れる各電流パルスに応じて信号電圧が二次端子１？ｂ−
１および１７ｂ−２間したがってＨＶＩＣの入力端子１
９ａおよび１９ｂ間に現われる。
本発明の原理によれば、入力端子１９ａおよび１９ｂに
パルス・エツジ検出回路手段２７か接続される。このパ
ルス・エツジ検出回路手段２７は、各データーパルスの
残りの部分によって隔離手段１７が飽和状態になった場
合でも、オーミック隔離手段の二次端子１７ｂ−１およ
び１７ｂ−２に現われるディジタル・データ信号のエツ
ジの遷移を検出するものである。このため、隔離手段１
７が電源の一次側と二次側との間で該手段を介して「タ
ーンオフ」または「ターンオン」エツジ信号を伝送した
直後に飽和した場合でも、パルス・エツジ検出回路２７
は飽和直前に存在する正方向に遷移するエツジおよび負
方向に遷移するエツジ、またはインパルス電圧を認識す
る。この認識の結果、出力２７ａには検出された最後の
エツジの遷移の状態に応じた２逓信号状態の１つを持つ
信号が発生される。従って、パルス・エツジのみが利用
されるので、パルス変成器（または他の選択された隔離
手段斤は、二次側の電子装置によって発生される最も長
いパルス幅の間、飽和しない状態に留まるようなもので
ある必要はなく、比較的小さなものでよい。
パルス・エツジ検出回路手段２７か接続される。このパ
ルス・エツジ検出回路手段２７は、各データーパルスの
残りの部分によって隔離手段１７が飽和状態になった場
合でも、オーミック隔離手段の二次端子１７ｂ−１およ
び１７ｂ−２に現われるディジタル・データ信号のエツ
ジの遷移を検出するものである。このため、隔離手段１
７が電源の一次側と二次側との間で該手段を介して「タ
ーンオフ」または「ターンオン」エツジ信号を伝送した
直後に飽和した場合でも、パルス・エツジ検出回路２７
は飽和直前に存在する正方向に遷移するエツジおよび負
方向に遷移するエツジ、またはインパルス電圧を認識す
る。この認識の結果、出力２７ａには検出された最後の
エツジの遷移の状態に応じた２逓信号状態の１つを持つ
信号が発生される。従って、パルス・エツジのみが利用
されるので、パルス変成器（または他の選択された隔離
手段斤は、二次側の電子装置によって発生される最も長
いパルス幅の間、飽和しない状態に留まるようなもので
ある必要はなく、比較的小さなものでよい。
パルス・エツジ検出回路すなわち遷移検出器の出力２７
ａの２進パルス・レベル状態信号は始動／運転手段２９
の入力に供給される。この手段２９は、検出回路２７か
らの出力パルスが存在する場合にのみ、電源装置の動作
を「ソフト・スタート」モード（一次側の後述する手段
によって制御される）から「完全運転（ｆ ｕ １１−
ｒｕｎ） Ｊモード（二次側によって制御される）に変
更する。
ａの２進パルス・レベル状態信号は始動／運転手段２９
の入力に供給される。この手段２９は、検出回路２７か
らの出力パルスが存在する場合にのみ、電源装置の動作
を「ソフト・スタート」モード（一次側の後述する手段
によって制御される）から「完全運転（ｆ ｕ １１−
ｒｕｎ） Ｊモード（二次側によって制御される）に変
更する。
このため、電源装置の始動時における誤差データ・パル
スの発生前、またはこのパルスが何等かの理由のために
停止したとき、手段２９はリセットされて一次側の電子
装置を再び制御状態にして、電源装置を再びソフト・ス
タートさせる。
スの発生前、またはこのパルスが何等かの理由のために
停止したとき、手段２９はリセットされて一次側の電子
装置を再び制御状態にして、電源装置を再びソフト・ス
タートさせる。
電圧制御発振器（ＶＣＯ）手段３１の出力３１ａにおけ
る信号周波数の限界は、ＨＶＩＣの端子１９ｍに接続さ
れているコンデンサＣｆによって設定されるが、瞬時周
波数は周波数制御入力３１ｂの電圧によって設定され、
（ＨＶ Ｉ Ｃの端子１９ｈ、１９ｉおよび１９ｊに接
続されている能動素子３２ａ１並列コンデンサ３２ｂお
よび直列抵抗３２ｃから成る）スロースタート傾斜手段
３２に応答する。本発明の他の原理によれば、可変周波
数のＶＣＯ出力信号がマルチプレクサ（ＭＵＸ）手段３
３の１つの選択人力３３ａに供給され、パルス・エツジ
検出回路の出力信号が他の選択人力３３ｂに供給される
。ＭＵＸ手段の選択制御人力３３Ｃは始動／運転手段２
９の出力を受は取って、ＭＵＸ手段の出力３３ｄの信号
か（始動動作のために一次側で発生される）ｖＣＯ手段
３１の出力信号または通常の運転状態における（電源装
置出力の調整を制御するために二次側で発生される誤差
出力からの）検出回路２７の出力のいずれかになるよう
にする。一次側制御または二次側制御のこの選択は検出
回路の出力２７ａにおける検出パルスの有無に応答して
行われる。このように選択された信号は２人力アンド・
ゲート手段３４の一方の入力に供給され、このアンド・
ゲート手段３４の出力はワンショット・マルチバイフ゛
レータ（０８Ｍ）手段３５のクロック人力Ｃに接続され
る。ゲート３４の残りの入力には電流限界感知手段３６
の出力が供給され、このためＨＶＩＣの端子１９におよ
び１９１間の（図示しない）素子によって感知された電
流が感知手段の出力を低状態（すなわち限界を感知した
状態）に駆動するのに十分である場合には、ゲート３４
の出力信号は何ら作動を行わない論理ゼロ状態にロック
される。
る信号周波数の限界は、ＨＶＩＣの端子１９ｍに接続さ
れているコンデンサＣｆによって設定されるが、瞬時周
波数は周波数制御入力３１ｂの電圧によって設定され、
（ＨＶ Ｉ Ｃの端子１９ｈ、１９ｉおよび１９ｊに接
続されている能動素子３２ａ１並列コンデンサ３２ｂお
よび直列抵抗３２ｃから成る）スロースタート傾斜手段
３２に応答する。本発明の他の原理によれば、可変周波
数のＶＣＯ出力信号がマルチプレクサ（ＭＵＸ）手段３
３の１つの選択人力３３ａに供給され、パルス・エツジ
検出回路の出力信号が他の選択人力３３ｂに供給される
。ＭＵＸ手段の選択制御人力３３Ｃは始動／運転手段２
９の出力を受は取って、ＭＵＸ手段の出力３３ｄの信号
か（始動動作のために一次側で発生される）ｖＣＯ手段
３１の出力信号または通常の運転状態における（電源装
置出力の調整を制御するために二次側で発生される誤差
出力からの）検出回路２７の出力のいずれかになるよう
にする。一次側制御または二次側制御のこの選択は検出
回路の出力２７ａにおける検出パルスの有無に応答して
行われる。このように選択された信号は２人力アンド・
ゲート手段３４の一方の入力に供給され、このアンド・
ゲート手段３４の出力はワンショット・マルチバイフ゛
レータ（０８Ｍ）手段３５のクロック人力Ｃに接続され
る。ゲート３４の残りの入力には電流限界感知手段３６
の出力が供給され、このためＨＶＩＣの端子１９におよ
び１９１間の（図示しない）素子によって感知された電
流が感知手段の出力を低状態（すなわち限界を感知した
状態）に駆動するのに十分である場合には、ゲート３４
の出力信号は何ら作動を行わない論理ゼロ状態にロック
される。
また、ゲート３４の出力は遅延手段３７に供給され、こ
の遅延手段３７でゲート出力信号の各２進レベルの遷移
を遅延時間ｔｄだけ遅延させる。この遅延された信号は
パルス論理制御部分３９のＰＷＭ制御人力３９ａに供給
される。パルス論理制御部分の第２の入力３９ｂはＯ８
Ｍ手段３５のＱ出力を受ける。このＱ出力は、ゲート３
４の出力の各々の正方向のエツジが生じてから（ＨＶ
Ｉ Ｃの端子１９ｑ、１９ｒおよび１９ｓに接続されて
いるタイミング素子である抵抗Ｒ，およびコンデンサｃ
Ｔの値によって設定された）所定の期間の間、低の論理
ゼロのレベルになり、パルス論理制御部分の動作を防止
する。このタイミングは「不感（デッド）」時間を設定
し、この不感時間の間、素子１１ａおよびｌｌｂが両方
とも導通しないようにされ、したがって素子１１ａおよ
び１１ｂの両方が何如なる時点でも同時に導通すること
がないようにする。
の遅延手段３７でゲート出力信号の各２進レベルの遷移
を遅延時間ｔｄだけ遅延させる。この遅延された信号は
パルス論理制御部分３９のＰＷＭ制御人力３９ａに供給
される。パルス論理制御部分の第２の入力３９ｂはＯ８
Ｍ手段３５のＱ出力を受ける。このＱ出力は、ゲート３
４の出力の各々の正方向のエツジが生じてから（ＨＶ
Ｉ Ｃの端子１９ｑ、１９ｒおよび１９ｓに接続されて
いるタイミング素子である抵抗Ｒ，およびコンデンサｃ
Ｔの値によって設定された）所定の期間の間、低の論理
ゼロのレベルになり、パルス論理制御部分の動作を防止
する。このタイミングは「不感（デッド）」時間を設定
し、この不感時間の間、素子１１ａおよびｌｌｂが両方
とも導通しないようにされ、したがって素子１１ａおよ
び１１ｂの両方が何如なる時点でも同時に導通すること
がないようにする。
−ｚｕ −
パルス制御部分の第３の入力３９ｃは、パルス論理制御
部分の第１の出力３９ｄから供給される信号ＰＷＡに応
答するパルス幅調節手段４１の出力から信号ＰＷＡＤＪ
ＩＮを受信する。端子３９ａ、３９ｂ、３９ｃの入力に
応答して、第４の入力３９ｅに「リセット反転」信号Ｒ
８Ｔがない場合は、パルス論理制御部分３９は出力３９
ｆおよび３９ｇにそれぞれ第１の駆動器「オン」および
「オフ」制御信号を発生し、また出力３９ｈおよび３９
ｉにそれぞれ第２の駆動器オンおよびオフ信号を発生す
る。バッファ兼反転手段４３は第１の素子状態信号を下
側の駆動手段４５の入力４５ａおよび４５ｂにそれぞれ
直接供給する。下側の駆動手段４５には動作電圧＋ｖＢ
が供給されている。下側の駆動手段の出力４５ｃおよび
４５ｄはそれぞれＨＶＩＣの端子１９ｄおよび１９ｅに
接続され、少なくとも一次側チョッパー手段１１の一部
（例えば、下側のＦＥＴ１１ａ）を駆動する。
部分の第１の出力３９ｄから供給される信号ＰＷＡに応
答するパルス幅調節手段４１の出力から信号ＰＷＡＤＪ
ＩＮを受信する。端子３９ａ、３９ｂ、３９ｃの入力に
応答して、第４の入力３９ｅに「リセット反転」信号Ｒ
８Ｔがない場合は、パルス論理制御部分３９は出力３９
ｆおよび３９ｇにそれぞれ第１の駆動器「オン」および
「オフ」制御信号を発生し、また出力３９ｈおよび３９
ｉにそれぞれ第２の駆動器オンおよびオフ信号を発生す
る。バッファ兼反転手段４３は第１の素子状態信号を下
側の駆動手段４５の入力４５ａおよび４５ｂにそれぞれ
直接供給する。下側の駆動手段４５には動作電圧＋ｖＢ
が供給されている。下側の駆動手段の出力４５ｃおよび
４５ｄはそれぞれＨＶＩＣの端子１９ｄおよび１９ｅに
接続され、少なくとも一次側チョッパー手段１１の一部
（例えば、下側のＦＥＴ１１ａ）を駆動する。
低い動作電圧Ｖｓ ’（例えば１５ボルト）で動作する
下側の駆動手段と異なって、上側の駆動手段４７は単極
の高い電圧Ｖ八 （端子１９ｅの一次側共通電位に対し
て例えば３８０ボルトの電圧）で動作し、上側の駆動手
段４７はその第１の入力４７ａおよび第２の入力４７ｂ
の各々が関連する被制御電流源４６によって制御される
。前記被制御電流源４６の各々は関連するバッファ兼反
転手段４３の出力信号によって作動される。」二側の駆
動手段の第１の出力４７ｃは（一次側チョッパー手段１
１の他の部分用の、例えば」二側のＦＥ７１１ｂ用の）
第２の駆動信号を（ＨＶ Ｉ Ｃ端子１９ｇに接続され
ている」二側素子駆動共通端子に対して）ＨＶＩＣの端
子１９ｆに供給するスロースタート制御手段４８はＨＶ
ＩＣに動作電圧が最初に供給されたことを感知して、Ｈ
ＶＩＣの端子１９ｉにリセット信号Ｒ３Ｔを供給する。
下側の駆動手段と異なって、上側の駆動手段４７は単極
の高い電圧Ｖ八 （端子１９ｅの一次側共通電位に対し
て例えば３８０ボルトの電圧）で動作し、上側の駆動手
段４７はその第１の入力４７ａおよび第２の入力４７ｂ
の各々が関連する被制御電流源４６によって制御される
。前記被制御電流源４６の各々は関連するバッファ兼反
転手段４３の出力信号によって作動される。」二側の駆
動手段の第１の出力４７ｃは（一次側チョッパー手段１
１の他の部分用の、例えば」二側のＦＥ７１１ｂ用の）
第２の駆動信号を（ＨＶ Ｉ Ｃ端子１９ｇに接続され
ている」二側素子駆動共通端子に対して）ＨＶＩＣの端
子１９ｆに供給するスロースタート制御手段４８はＨＶ
ＩＣに動作電圧が最初に供給されたことを感知して、Ｈ
ＶＩＣの端子１９ｉにリセット信号Ｒ３Ｔを供給する。
このため、外部の傾斜手段３２はリセット信号に応答し
て、端子１９ｈに動作電圧Ｖｓが存在する場合には、Ｈ
ＶＩＣの入力１９ｊにターンオン・スロースタート傾斜
信号を供給する。この傾斜信号は（端子１９ｍに接続さ
れている制御コンデンサＣｆによって設定された正常動
作周波数に７６０手段の周波数を低減するために）ＶＣ
Ｏ手段の制御入力３１ｂに供給される。動作電圧Ｖｓは
、端子１９ｃに一次側電圧ｖＡを受ける調整手段４９に
よって形成される。
て、端子１９ｈに動作電圧Ｖｓが存在する場合には、Ｈ
ＶＩＣの入力１９ｊにターンオン・スロースタート傾斜
信号を供給する。この傾斜信号は（端子１９ｍに接続さ
れている制御コンデンサＣｆによって設定された正常動
作周波数に７６０手段の周波数を低減するために）ＶＣ
Ｏ手段の制御入力３１ｂに供給される。動作電圧Ｖｓは
、端子１９ｃに一次側電圧ｖＡを受ける調整手段４９に
よって形成される。
本発明によれば、パルス・エツジ検出回路手段２７は、
（電圧源ＶＢと共通電位点との間に接続された抵抗５１
ａおよび５１ｂから構成される分圧器を含み）ノード５
２を所定の休止電位にバイアスする手段５１と、（キャ
ッチング・ダイオード５３ａおよび５３ｂを含み）少な
くとも隔離手段１７の出力信号によってノード５２に供
給されるパルス・エツジの遷移に応答してノード５２の
電圧が（ダイオード５３ａで）動作電圧よりも大きくな
るのを防止し、また（ダイオ−ド５３ｂで）共通電位よ
りも小さくなるのを防止する手段と、ノード５２の信号
が所定レベルより小さいかまたは大きいかをそれぞれ検
出して、パルス立下がりエツジに遭遇したかまたはパル
ス立」二がりエツジに遭遇したかを決定する第１および
第２の比較器 ２４一 手段５４および５５と、比較器手段５４１５５でバイア
スされた隔離手段出力信号と比較するための所定レベル
（例えば、ノード５２の休止電圧より大きい高レベルｖ
Ｈおよび休止電圧より小さい低レベルＶＬ）を供給する
ように電圧源ＶＢおよび共通電位点間に直列に接続され
ている（抵抗５５ａ、５６ｂおよび５６ｃで構成された
分圧器を使用する）回路網５６と、（一対の交差接続さ
れた２人力デンド・ゲート５７ａおよび５７ｂおよび一
対の入カブルアツブ抵抗５７ｃおよび５７ｄを含み）次
に検出されたエツジの状態が入力ノード５２に反対の極
性をもって現われるまで最後に検出したエツジの状態を
保持するラッチ手段５７とを有している。別の抵抗５８
がリセット反転信号Ｒ３Ｔをゲート５７ａの通常高レベ
ルにプルアップされている入力に結合する。信号Ｒ３Ｔ
は電源装置１０の動作開始時のように動作電圧ｖＡおよ
びｖＢが最初に供給された直後の短時間の間のみ低論理
レベルになる。動作開始時におけるこの低レベル信号は
（プルアップ抵抗５７ｄおよびプルダウン抵抗５８が接
続されている）第１の比較器の出力５４ｃとゲート５７
ａの入力との接続点を始動時に低レベルに引き込むよう
に作用し、これによりゲート５７ａの出力を高論理レベ
ルにし、ラッチ手段５７をリセットする。この様にして
、パルス・エツジ検出回路の出力２７ａは最初は低論理
レベルに強制され、このため隔離手段出力信号の最初の
正方向への遷移によって比較器の出力５５ｃが状態を変
え、検出回路の出力２７ａに正方向の遷移が生じる。始
動時の傾斜信号か完了し、低レベルの信号Ｒ８Ｔが始動
／運転手段２９のに入力から取り除かれるやいなや、次
に検出された負方向のパルス・エツジの遷移により手段
２９のＱ出力が高論理レベルにセットされて、ＭＵＸの
出力３３ｄに存在する始動時の７００手段からの信号が
エツジ検出回路の出力２７ａからの運転時のＰＷＭ信号
と置き換えられ、もって帰還誤差データによってチョッ
パー手段１１、従って出力１４ｃの電圧振幅が制御され
る。
（電圧源ＶＢと共通電位点との間に接続された抵抗５１
ａおよび５１ｂから構成される分圧器を含み）ノード５
２を所定の休止電位にバイアスする手段５１と、（キャ
ッチング・ダイオード５３ａおよび５３ｂを含み）少な
くとも隔離手段１７の出力信号によってノード５２に供
給されるパルス・エツジの遷移に応答してノード５２の
電圧が（ダイオード５３ａで）動作電圧よりも大きくな
るのを防止し、また（ダイオ−ド５３ｂで）共通電位よ
りも小さくなるのを防止する手段と、ノード５２の信号
が所定レベルより小さいかまたは大きいかをそれぞれ検
出して、パルス立下がりエツジに遭遇したかまたはパル
ス立」二がりエツジに遭遇したかを決定する第１および
第２の比較器 ２４一 手段５４および５５と、比較器手段５４１５５でバイア
スされた隔離手段出力信号と比較するための所定レベル
（例えば、ノード５２の休止電圧より大きい高レベルｖ
Ｈおよび休止電圧より小さい低レベルＶＬ）を供給する
ように電圧源ＶＢおよび共通電位点間に直列に接続され
ている（抵抗５５ａ、５６ｂおよび５６ｃで構成された
分圧器を使用する）回路網５６と、（一対の交差接続さ
れた２人力デンド・ゲート５７ａおよび５７ｂおよび一
対の入カブルアツブ抵抗５７ｃおよび５７ｄを含み）次
に検出されたエツジの状態が入力ノード５２に反対の極
性をもって現われるまで最後に検出したエツジの状態を
保持するラッチ手段５７とを有している。別の抵抗５８
がリセット反転信号Ｒ３Ｔをゲート５７ａの通常高レベ
ルにプルアップされている入力に結合する。信号Ｒ３Ｔ
は電源装置１０の動作開始時のように動作電圧ｖＡおよ
びｖＢが最初に供給された直後の短時間の間のみ低論理
レベルになる。動作開始時におけるこの低レベル信号は
（プルアップ抵抗５７ｄおよびプルダウン抵抗５８が接
続されている）第１の比較器の出力５４ｃとゲート５７
ａの入力との接続点を始動時に低レベルに引き込むよう
に作用し、これによりゲート５７ａの出力を高論理レベ
ルにし、ラッチ手段５７をリセットする。この様にして
、パルス・エツジ検出回路の出力２７ａは最初は低論理
レベルに強制され、このため隔離手段出力信号の最初の
正方向への遷移によって比較器の出力５５ｃが状態を変
え、検出回路の出力２７ａに正方向の遷移が生じる。始
動時の傾斜信号か完了し、低レベルの信号Ｒ８Ｔが始動
／運転手段２９のに入力から取り除かれるやいなや、次
に検出された負方向のパルス・エツジの遷移により手段
２９のＱ出力が高論理レベルにセットされて、ＭＵＸの
出力３３ｄに存在する始動時の７００手段からの信号が
エツジ検出回路の出力２７ａからの運転時のＰＷＭ信号
と置き換えられ、もって帰還誤差データによってチョッ
パー手段１１、従って出力１４ｃの電圧振幅が制御され
る。
本発明を好適な１つの実施例について説明したが、本技
術分野に専門知識を有する者にとっては多くの変更およ
び変形ができることは明らかであろう。従って、本発明
は特許請求の範囲によって限定されるものであり、実施
例で説明した細部および手段によって制限されるもので
はない。
術分野に専門知識を有する者にとっては多くの変更およ
び変形ができることは明らかであろう。従って、本発明
は特許請求の範囲によって限定されるものであり、実施
例で説明した細部および手段によって制限されるもので
はない。
第１図は第１Ａ図及び第１Ｂ図の回路部分を接続する様
子を示す配置図であり、第１Ａ図及び第１Ｂ図は本発明
の好適実施例を利用した電源装置の構成図である。 １０・・・電源装置、１１・・・チョッパー手段、１２
・・・高周波変圧器手段、１４・・・ＡＣ−ＤＣ変換手
段、１６・・・集積回路手段、１７・・・隔離手段、１
９・・・高電圧集積回路（ＨＶＩＣ）、２５・・・電界
効果トランジスタ・スイッチング手段、２７・・・パル
ス・エツジ検出回路手段、３１・・・電圧制御発振器手
段、３２・・・スロースタート傾斜手段、３３・・・マ
ルチプレクサ手段、３９・・・パルス論理制御部分、５
７・・・ラッチ手段。
子を示す配置図であり、第１Ａ図及び第１Ｂ図は本発明
の好適実施例を利用した電源装置の構成図である。 １０・・・電源装置、１１・・・チョッパー手段、１２
・・・高周波変圧器手段、１４・・・ＡＣ−ＤＣ変換手
段、１６・・・集積回路手段、１７・・・隔離手段、１
９・・・高電圧集積回路（ＨＶＩＣ）、２５・・・電界
効果トランジスタ・スイッチング手段、２７・・・パル
ス・エツジ検出回路手段、３１・・・電圧制御発振器手
段、３２・・・スロースタート傾斜手段、３３・・・マ
ルチプレクサ手段、３９・・・パルス論理制御部分、５
７・・・ラッチ手段。
Claims (1)
- 【特許請求の範囲】 １、第１の直流電圧を所定大きさの第２の直流電圧に変
換する電源装置であって、 一次側共通電位に対する第１の直流電圧を受ける一次側
手段と、 前記一次側手段における第１の直流電圧を振幅が周期的
に変化するチョップされた信号に変換するチョッパー手
段と、 前記一次側共通電位に対して前記チョップされた信号を
前記チョッパー手段から受ける一次巻線、および該一次
巻線によって受けた前記チョップされた信号の少なくと
も１つの特性に応じた振幅を持つ、前記一次側共通電位
から隔離された二次側共通電位に対する２次信号を、二
次側に供給する二次巻線を有する変圧器と、 前記２次信号を少なくとも第２の電圧に変換する手段と
、 所定の大きさに対する実際の前記第２の電圧の誤差の大
きさおよび極性を表わす逐次的なディジタル・データ信
号を発生する手段と、 前記ディジタル・データ信号を電源装置の二次側から一
次側に隔離状態で結合する隔離手段と、前記ディジタル
・データ信号の各データ・ビットを回復するディジタル
・データ・エッジ検出器を一次側に有し、ディジタル・
データ信号の各エッジの遷移にのみ実質的に応答して、
前記第２の直流電圧の誤差を低減するように前記チョッ
パー手段の動作特性を制御して前記チョップされた信号
を変化させる制御手段と、を有する電源装置。 ２、特許請求の範囲第１項記載の電源装置において、前
記エッジ検出器が、前記ディジタル・データ信号を受信
する入力手段と、第１および第２の基準レベルを発生す
る手段と、前記入力手段に現われるデータ信号を前記第
１および第２の両基準レベルと比較して、入力データの
２進レベルが前記第１の基準レベル以下であるかまたは
前記第２の基準レベル以上である場合にはそれぞれすぐ
に第１または第２の出力状態を発生する比較手段と、前
記比較手段の前記出力状態に遷移が生じるまでは前記比
較手段の前記出力状態の一方を前記エッジ検出器の出力
論理状態としてラッチするラッチ手段とを有する電源装
置。 ３、特許請求の範囲第２項記載の電源装置において、前
記入力手段が、一次側ディジタル・データ信号を受信す
るノードと、前記ノードの平均レベルを前記第１の基準
レベルより大きく、かつ前記第２の基準レベルより小さ
い値にバイアスするバイアス手段とを有する電源装置。 ４、特許請求の範囲第３項記載の電源において、少なく
とも前記エッジ検出器に対する動作電圧源を含み、前記
バイアス手段が動作電圧源と一次側共通電位点との間に
接続されてバイアス電圧を前記平均レベルの前記ノード
に供給する分圧器で構成されている電源装置。 ５、特許請求の範囲第４項記載の電源装置において、前
記隔離手段が二次側ディジタル・データ信号を受信する
第１の巻線および出力巻線を有するパルス変成器であり
、前記ノードが前記出力巻線の第１の端部に接続され、
前記分圧器が前記平均レベルのバイアス電圧を前記出力
巻線の第２の端部に供給するように接続されている電源
装置。 ６、特許請求の範囲第３項記載の電源装置において、前
記エッジ検出器が更に前記ノードにおける信号の大きさ
が所定の限界レベルを超えることを防止する手段を含ん
でいる電源装置。 ７、特許請求の範囲第２項記載の電源装置において、少
なくとも前記エッジ検出器に対する動作電圧源を含み、
前記基準レベルを発生する手段が前記動作電圧源と一次
側共通電位との間に接続されて前記第１および第２の基
準レベルを発生する分圧器で構成されている電源装置。 ８、特許請求の範囲第２項記載の電源装置において、前
記比較手段がそれぞれ反転入力、非反転入力および出力
を持つ第１および第２の比較器で構成され、前記第１の
比較器の反転入力および前記第２の比較器の非反転入力
は並列に接続されて一次側ディジタル・データを受信し
、前記第１の比較器の非反転入力は前記第１の基準レベ
ルの電圧を受け、前記第２の比較器の反転入力は前記第
２の基準レベルの電圧を受け、入力データが前記第２の
基準レベルより大きい開始値から前記第１の基準レベル
より小さい終了値まで遷移したとき前記第１および第２
の比較器の出力がそれぞれ高論理レベルおよび低論理レ
ベルに急峻に遷移し、入力データが前記第１の基準レベ
ルより小さい開始値から前記第２の基準レベルより大き
い終了値まで遷移したときには、前記第１および第２の
比較器の出力がそれぞれ低論理レベルおよび高論理レベ
ルに急峻に遷移する電源装置。 ９、特許請求の範囲第８項記載の電源装置において、前
記ラッチ手段が前記第１および第２の比較器の出力にそ
れぞれ接続されたセット入力およびリセット入力を持つ
セット−リセット・フリップフロップ論理素子で構成さ
れている電源装置。 １０、特許請求の範囲第９項記載の電源装置において、
前記フリップフロップ論理素子が第１および第２の２入
力ナンド・ゲートを有し、該ゲートの各々は他方のゲー
トの出力に交差接続された第１の入力を有し、該ゲート
の残りの入力の各々は前記比較手段の対応する１つの出
力にそれぞれ接続されており、また前記フリップフロッ
プ論理素子は第１および第２のプルアップ抵抗を有し、
このプルアップ抵抗の各々は動作電圧源と前記比較手段
の対応する１つの出力との間にそれぞれ接続されている
電源装置。 １１、特許請求の範囲第１項記載の電源装置において、
前記制御手段が、作動されたときに第２の直流電圧の大
きさを一時的に制御するスロースタート手段と、前記ス
ロースタート手段および前記エッジ検出器のそれぞれの
出力の一方を、検出されたエッジの遷移の有無に応じて
接続して、前記チョップされた信号を変化させるマルチ
プレクサ手段とを有している電源装置。 １２、２進データ・エッジ検出器であって、２進入力デ
ータを受信する入力手段と、 第１および第２の基準レベルを発生する手段と、前記入
力手段に現われているデータ信号を前記第１および第２
の基準レベルと比較して、２進入力データが前記第１の
基準レベルより小さいかまたは前記第２の基準レベルよ
り大きい場合は直ちに第１または第２の出力状態を発生
する比較手段と、 前記比較手段の出力状態に遷移が生じるまで、前記比較
手段の出力状態を当該エッジ検出器の出力論理状態とし
てラッチするラッチ手段と、を有する２進データ・エッ
ジ検出器。 １３、特許請求の範囲第１２項記載の２進データ・エッ
ジ検出器において、動作開始時に所定の出力論理状態に
なるように前記比較手段および前記ラッチ手段の少なく
とも一方をバイアスする手段を含む２進データ・エッジ
検出器。 １４、特許請求の範囲第１２項記載の２進データ・エッ
ジ検出器において、前記入力手段が、２進入力データを
受信するノードと、前記ノードの平均レベルを前記第１
の基準レベルより大きく、かつ前記第２の基準レベルよ
り小さい値にバイアスするバイアス手段とを有する２進
データ・エッジ検出器。 １５、特許請求の範囲第１４項記載の２進データ・エッ
ジ検出器において、当該検出器が動作電圧源で作動され
、前記バイアス手段が前記動作電圧源と検出器共通電位
との間に接続されて、バイアス電圧を前記平均レベルの
前記ノードに供給する分圧器で構成されている２進デー
タ・エッジ検出器。 １６、特許請求の範囲第１５項記載の２進データ・エッ
ジ検出器において、前記２進入力データが信号電圧とし
てパルス変成器の出力巻線間に現われ、前記ノードが前
記出力巻線の第１の端部に接続され、前記分圧器が前記
平均レベルのバイアス電圧を前記出力巻線の他方の端部
に供給するように接続されている２進データ・エッジ検
出器。 １７、特許請求の範囲第１４項記載の２進データ・エッ
ジ検出器において、前記ノードにおける信号の大きさが
所定の限界レベルを超えることを防止する手段を含んで
いる２進データ・エッジ検出器。 １８、特許請求の範囲第１２項記載の２進データ・エッ
ジ検出器において、当該検出器が動作電圧源で作動され
、前記基準レベルを発生する手段が前記動作電圧源と検
出器共通電位との間に接続されて前記第１および第２の
基準レベルを発生する分圧器で構成されている２進デー
タ・エッジ検出器。 １９、特許請求の範囲第１２項記載の２進データ・エッ
ジ検出器において、前記比較手段が、それぞれ反転入力
、非反転入力および出力を持つ第１および第２の比較器
で構成され、前記第１の比較器の反転入力および前記第
２の比較器の非反転入力は並列に接続されて入力データ
を受信し、前記第１の比較器の非反転入力は前記第１の
基準レベルの電圧を受け、前記第２の比較器の反転入力
は前記第２の基準レベルの電圧を受け、入力データが前
記第２の基準レベルより大きい開始値から前記第１の基
準レベルより小さい終了値に遷移したとき、前記第１お
よび第２の比較器の出力がそれぞれ高論理レベルおよび
低論理レベルに急峻に遷移し、入力データが前記第１の
基準レベルより小さい開始値から前記第２の基準レベル
より大きい終了値に遷移したときには、前記第１および
第２の比較器の出力がそれぞれ低論理レベルおよび高論
理レベルに急峻に遷移する２進データ・エッジ検出器。 ２０、特許請求の範囲第１９項記載の２進データ・エッ
ジ検出器において、前記ラッチ手段が第１および第２の
演算増幅器の出力にそれぞれ接続されたセット入力およ
びリセット入力を有するセット−リセット・フリップフ
ロップ論理素子で構成されている２進データ・エッジ検
出器。 ２１、特許請求の範囲第２０項記載の２進データ・エッ
ジ検出器において、前記フリップフロップ論理素子が、
第１および第２の２入力ナンド・ゲートを有し、該第１
および第２の２入力ナンド・ゲートの各々は第１の入力
が他方のゲートの出力に交差接続され、該ゲートの残り
の入力の各々は前記比較手段の対応する１つの出力にそ
れぞれ接続されており、また前記フリップフロップ論理
素子は第１および第２のプルアップ抵抗を有し、この抵
抗の各々が動作電圧源と前記比較手段の対応する１つの
出力との間にそれぞれ接続されている２進データ・エッ
ジ検出器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8804626A FR2610832A1 (fr) | 1987-12-04 | 1988-04-07 | Dispositif d'irradiation de rayons lumineux a des fins medicales |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/938,089 US4694384A (en) | 1986-12-04 | 1986-12-04 | HVIC power supply controller with primary-side edge detector |
| US938,089 | 1986-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63178765A true JPS63178765A (ja) | 1988-07-22 |
| JPH06101925B2 JPH06101925B2 (ja) | 1994-12-12 |
Family
ID=25470867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306072A Expired - Lifetime JPH06101925B2 (ja) | 1986-12-04 | 1987-12-04 | 第１ｄｃ電位を所定の振幅の第２ｄｃ電位へ変換するための電源装置 |
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