JPS63174373A - 最小オン抵抗の半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体デバイスに関するものであＬ、更に詳し
くはオン抵抗の低い縦形電荷制御絶縁ゲート半導体デバ
イスに関するものである。本発明による改良された絶縁
ゲート半導体構造を使って金属−酸化物−半導体電界効
果トランジスタ（ＭＯＳＦＥＴ）のような半導体デバイ
スを改良することができる。

発明の背景 従来の縦形ＭＯ３ＦＥＴデバイスは予め定められた狭い
限界内で動作するように構成される。たとえば、特定の
降伏電圧を持つ従来のデバイスではドリフト領域のキャ
リヤ濃度はアバランシェ電界によって設定される最大濃
度より大きくすることはできない。更に、デバイスのオ
ン抵抗を小さくするためにドーパント濃度をその最大限
界近くまで大きくすることは望ましくない。というのは
、このようにドーパント濃度を増大させるとデバイスの
降伏電圧が下るからである。逆に、デバイスのオン抵抗
を大きくすることなく降伏電圧を大きくするためにドリ
フト領域のキャリヤ濃度を下げることはできない。別の
観点から考えると、従来のデバイスの理想的なオン抵抗
はドリフト領域の長さを移動度とキャリヤ濃度と電荷の
積で割ったものに等しい。アバランシェ電界はキャリヤ
濃度の平方根にほぼ逆比例するので、オン抵抗はドリフ
ト領域の長さをキャリヤ濃度の１．５乗で割ったものに
比例すると考えることができる。更に、ドリフト領域長
さは降伏電圧に比例し、キャリヤ濃度は電圧に逆比例す
るので、従来のデバイスの理想的なオン抵抗は降伏電圧
■の２．５乗に比例すると考えることができる。したが
って−次元解析では、従来の縦形チャネル・デバイスの
理想的なオン抵抗ＲＯＮは次のように表わすことができ
る。

２．５ ＲＯＮ”＝　　　　　　　　（オーム・ｃシ）Ｌ：ｘｖ
μＮｏ　　Ｑ ここでＮ、はドリフト領域内のドーピング濃度であＬ、
Ｌ、はドリフト領域の深さまたは長さである。

上記の一次元の従来のオン抵抗の比例式はそれぞれ下記
の式（２）および（３）で表わされるがウス則の一次元
式および従来のデバイスに対する電圧式から求めること
ができる。

Ｖ Ｌｏ−−（２） ０八Ｖ ε（ＥＡＶ）２ Ｎｏ−□または ｑｖ ｑ　Ｎｏ　Ｌｏ　＝　ｅ　ＥＡＶ　　　　　（３）ここ
でμは半導体材料の移動度であＬ、εは半導体月料の誘
電率であＬ、ＥＡｖはドーピング濃度Ｎ、のドリフト領
域に対するアバランシェ電界である。したがって縦形チ
ャネル・デバイスを主な例とする従来のＭＯＳＦＥＴデ
バイスでは、動作パラメータの多くが相互に関連してお
Ｌ、降伏電圧やオン抵抗等の従来のデバイスの動作特性
は狭い数値の範囲でしか変えることができない。

第１図は従来の縦形チャネルＭＯ９ＦＥＴデバイスの断
面を示す。その中に絶縁ゲートが設けられる、縦方向す
なわち垂直方向の溝がＮ＋ソース領域およびＰベース領
域を通って伸びて、更に阻止接合を横切ってデバイスの
ドリフト領域の中まで短い距離Ｌｔだけ伸びる。溝がド
リフト領域の中に重なる距離Ｌ、は小さいことが望まし
いが、通常は０．　５ミクロンのオーダである。このよ
うな小さな重なりは、溝が完全にＰベース領域を横切っ
て伸びるようにするために設けられる。デバイスの単位
セルの幅をＷと指定すれば、縦横比Ｌ、／Ｗは非常に小
さく、通常は０．０５のオーダである。また溝の隅での
フリンジング電界を小さくするためにゲート電極はでき
る限り阻止接合に近いところで終端される。そうでない
とデバイスの降伏電圧ならびにゲート・ドレイン間降伏
電圧が小さくなる。したがって、縦横比Ｌ　ｔ　／　Ｗ
はゼロに近いことが好ましい。更に、最小ゲート電圧に
対して最大導電率のチャネルを得るために溝の中のゲー
ト酸化物の厚さは最小にされる。従来のデバイスでは、
ゲート酸化物の厚さは一般に１００乃至２０００オング
ストロームのオーダであＬ、この場合、約１乃至１０ボ
ルトのゲート・バイアスでゲートの下の半導体基板の領
域に反転層を設定してチャネルを誘起することができ、
印加されたゲート・バイアスに応じてデバイスを、導通
させることができる。２０００オングストロームより厚
いゲート酸化物は、縦形チャネルのデバイスでは使用さ
れなかった。というのは、このような厚い酸化物を使用
すると、ゲート・バイアスの効果が損なわれて、所要の
反転層の設定を妨げるか、または逆に所要のチャネル導
電率を設定するためにより大きなゲート・バイアスを必
要とするからである。

発明の目的 したがって本発明の１つの目的は、デバイスの動作パラ
メータの相互の関連性が従来の縦形半導体デバイスに比
べて小さく、好ましくは動作パラメータが互いに関連し
合わないようにした改良された縦形電荷制御半導体デバ
イスを提供することである。更に詳しくは、本発明の１
つの目的は、デバイスのオン抵抗を降伏電圧とはほぼ独
立に調整することができる縦形電荷制御デバイスを提供
し、したがってオン抵抗が最小で降伏電圧の高いデバイ
スを提供することである。

本発明の基本的な目的は、寸法と降伏電圧がほぼ同じ従
来のデバイスによって制御される順方向電流の大きさと
比較して比較的大きい順方向電流を確実に制御すること
ができる新しい改良された絶縁ゲート半導体デバイスを
提供することである。

本発明のもう１毛の目的は、ほぼ垂直な溝がデバイスの
第１表面の中に伸びて、更にドリフト領域のかなりの部
分の中まで伸びることによＬ、デバイスのペデスタル（
すなわち台状部分）を規定し、典型的にはこの台形部分
を囲むようにした縦形電荷制御絶縁ゲート半導体デバイ
スを提供することである。もちろん商用のデバイスには
１つ以上のペデスタルを規定する１つ以上の溝が含まれ
る。絶縁ゲート構造は各溝の中に配置され、デバイスの
垂直なペデスタルに隣接している。絶縁ゲートはデバイ
スの阻止接合を超えてかなりの長さ伸び、ドリフト領域
または電圧支持領域のかなりの部分と同じ拡がりを持つ
。好ましい実施例では、デバイスのオン抵抗を小さくす
るためにドリフト領域または阻止領域が高濃度にドーピ
ングされる。

絶縁ゲート構造はデバイスの中で電荷制御を行なう。デ
バイスのドリフト領域または阻止領域のペデスタル部分
の中のイオン化されたドーパント不純物に関連した電界
が絶縁ゲートに結合され、これによりデバイスの逆バイ
アス降伏電圧が大きくなる。

したがって本発明の１つの目的は、上記の一次元の式（
１）乃至（３）によって特定される狭い限界内で動作す
るように拘束されることのない縦形電荷制御デバイスを
提供することである。

本発明では、デバイスの他の動作パラメータを著しく損
なうことなく降伏電圧またはオン抵抗のようなデバイス
の１つのパラメータを調節するためのより広い融通性が
得られる。したがって、本発明のデバイスはそれぞれ次
の式（４）、（５）および（６）によって表わされるオ
ン抵抗、電圧および電荷密度の理想的な一次元の式に従
って動作すると考えることができる。

Ｌ　　　　　　　　　　　ＷＶ （Ｗ　＋ＷＴ　） □　　（オーム・ｃＪ）（４） ・　Ｖ Ｌ　　　−−（５） ＥＡ■ ２Ｅ０Ａ■ Ｎ　−−（６） Ｗ ここでμは半導体材料の移動度、εは半導体材料の誘電
率、ＥＡ■はアバランシェ降伏電界、ｑは電荷、Ｎはド
リフト層の中のキャリヤ濃度、Ｗはペデスタルの幅、Ｌ
はデバイスのソース電極とドレン電極にそれぞれ隣接す
るベース領域と基板領域との間に伸びるドリフト領域の
長さ、ＷＴは溝の幅である。明らかに本発明のデバイス
によってデバイスのオン抵抗および降伏電圧をより広い
範囲内に設定する融通性が得られる。これらの式は本発
明によるデバイスの簡略化された理想的な実施例を対象
としている。後で詳細に説明するように、デバイスの構
造を変えてデバイスの性能を改良することができるので
、これらの式が特定のデバイスの動作を正確に反映し得
るようにこれらの理想式を変更する必要があるかも知れ
ない。

更に詳しくは、本発明の１つの目的は、デバイスのペデ
スタルの大部分の周囲に近接して伸び、しかもそれから
酸化物層によって隔てられた絶縁ゲートまたは電荷制御
電極を提供することである。

この絶縁された電荷制御電極は阻止接合を横切Ｌ、デバ
イスの阻止領域またはドリフト領域のかなりの部分に近
接して伸びる。デバイスがその逆バイアスされた阻止状
態にあるとき、ゲート電極は浮動（フローティング）さ
せることができるが、適当にバイアスしてチャネルが導
通しないようにすることが好ましい。ペデスタルのドリ
フト領域中のイオン化された不純物から生じる電気力線
はオン状態時の電流の方向（これは通常垂直方向すなわ
ちデバイスの他の領域に向う方向）の従来の向きからそ
れて、デバイスの上側表面にほぼ平行に、デバイスの他
の領域から離れてゲート電極に向うように、したがって
オン状態時の電流の方向に対して横切る方向に向きが変
えられる。

本発明のもう１つの目的は、ペデスタルに隣接した絶縁
ゲート構造に含まれる絶縁層のうち、ドリフト領域の下
側部分に隣接した部分を厚く、かつチャネル領域とデバ
イスのドリフト領域の上側部分に隣接した部分を薄くし
た縦形電荷制御絶縁ゲート半導体デバイスを提供するこ
とである。薄い部分から厚い部分への移行部分は溝の深
さ全体にわたってまたはそれのブロッキング接合に隣接
した溝の小部分にわたって急峻でなくゆるやかに傾斜し
た部分とすることが好ましい。

本発明のもう１つの目的は、デバイスの降伏電圧がデバ
イスの阻止領域のキャリヤ濃度に反比例しないで、ドリ
フト領域のドーピング密度からほぼ独立であるような縦
形電荷制御半導体デバイスを提供することである。

本発明の更にもう１つの目的は、阻止領域のキャリヤ濃
度がデバイスのペデスタルの幅に反比例するような縦形
電荷制御半導体デバイスを提供することである。

本発明の更にもう１つの目的は、縦形電荷制御半導体デ
バイスの阻止領域のドーピング濃度を大きくすることに
よりオン抵抗を小さくするとともに、アバランシェ降伏
が生じる予め指定された臨界電界値ＥＡ■より小さい値
にピーク電界を維持することである。

本発明の更にもう１つの目的は、オン抵抗が低く、降伏
電圧が高く、また阻止接合とゲート電極の下側の縁との
間で測定した溝の中に配置されたゲート電極の長さをＬ
９とし、かつ互いに隣り合う溝の間で測定されたペデス
タルの幅をＷとしたとき、ブロッキング領域の横縦比Ｌ
９／Ｗが０゜５以上であＬ、好ましくは１以上である絶
縁ゲート制御縦形電荷制御半導体デバイスを提供するこ
とである。

本発明のデバイスでは、ペデスタルの幅が大きくなるに
つれてペデスタル中のドーピング密度が小さくなるよう
に、ペデスタルの幅Ｗとドーピング濃度Ｎの積をほぼ一
定とし、０．５−４Ｅ１２／ｅＪのオーダ、好ましくは
２−３Ｅ１２／ｃ（とすることが好ましい。

本発明のもう１つの特定の目的は、オン抵抗の低い、す
なわち６０ボルト定格でオン抵抗が１ｍΩ・ｃｄより小
さく、・２００ボルト定格でオン抵抗が５ｍΩ・ｃｊよ
り小さい新しい改良された絶縁ゲート・デバイスを提供
することである。

発明の要約 本発明の上記の目的および特徴ならびに他の目的および
特徴を達成するため、好適実施例では、半導体材料の第
１層とその上に配置された半導体材料の第２層を有する
縦形電荷制御半導体デバイスを提供する。

好ましいダイオードの実施例では、第２層は一導電型の
材料で構成し、第１層はその反対の導電型のキャリヤを
含む。他の実施例では、第２層は一導電型またはその反
対の導電型の材料で構成する。絶縁ゲート・デバイスの
実施例では、第２層は一導電型とし、反対導電型の別の
１つの領域を第２層の中に設ける。構成しようとする絶
縁ゲート・デバイスの種類に応じて、第１層の下に１つ
以上の付加的な層を設ける。第２層を通って第１層の巾
まで伸びるように溝が設けられる。溝は、別の１つの領
域があれば、この領域をも通って伸びて、第１層の中に
かなりの長さまで伸びる。このようにして溝は、第１お
よび第２の層の一部、そしてもう１つの領域がある場合
にはその一部を含むペデスタルを形成する。一実施例で
は、溝は水平断面で環状の形である。この代りに、溝は
一緒にしたときデバイスのペデスタル部分を形成する複
数の溝セグメントで構成することができる。

殆んどの用途では、溝は連続しておＬ、ほぼ矩形のドー
ナツ形の形状を有するが、そのかわりに溝に数個の不連
続な部分を含めて、複数のセグメントで構成することが
できる。

デバイスにはまた第１層に対して電界方向変更手段を設
けて、第１層中のイオン化された不純物に関連した電気
力線を、オン状態時の電流の方向にしたがって第２層の
方に向う従来の向きから、第２層を離れて電界方向変更
手段の方へ向う向き、すなわちオン状態時の電流の方向
に対して横切る向きに変えることによＬ、第１層の電圧
支持能力とデバイスの降伏電位を大きくする。

この電界方向変更手段は第１層のかなりの部分に隣接し
て溝の中に配置された絶縁ゲート構造を含むことができ
る。絶縁ゲート構造の絶縁層は二酸化シリコン等の自然
酸化物で構成することができ、ゲート電極はポリシリコ
ン、ポリシリサイド、またはタングステン等の高温耐火
金属で構成することができる。オフ状態および阻止動作
中、絶縁ゲートは浮動するようにしてもよい。しかし、
好ましくは、絶縁ゲートを適当な電位でバイアスするこ
とによＬ、チャネルが導通しないようにするとともに、
第１層中のイオン化された不純物によって設定された電
界を第２の層から離すようにそらし、好適実施例では絶
縁ゲートをこの電界と結合させて望ましくない電界によ
る降伏を防止し、デバイスの阻止電圧を増大させる。こ
のような阻止電圧は第１層の接触電位よりも第２層の接
触電位に近い方が好ましい。絶縁ゲート制御デバイスで
は、第１層内の電界をそらすために使用される絶縁ゲー
ト構造は制御ゲートの一体の延長部とすることができる
し、あるいは制御ゲートと別にすることもできる。典型
的なエンハンスメント・モードのＭＯＳＦＥＴでは、電
界方向変更用絶縁ゲートをオフ状態でソース電極に接続
することができる。

ゲート絶縁層は溝の深さ全体にわたって一様な厚さとす
ることができ、あるいは本発明の一面に従って、第１の
層に隣接した厚さＴＩの第１の部分と、第２の層、阻止
接合、および阻止接合のすぐ近くの第１層の部分に隣接
したＴ１以下の厚さＴ２を持つ第２の部分とを含むよう
に製造することができる。絶縁層の第１の部分と第２の
部分は、酸化物の厚さが徐々に増加する酸化物層よりな
る移行領域によって相互接続することができる。代りの
実施例では、絶縁層を傾斜した層で構成することができ
る。この傾斜層は溝の下端すなわち底に近いところで厚
く、デバイス表面に近いところでは薄くなる。また溝の
底での絶縁体の厚さは溝の側壁での絶縁体の厚さより大
きくすることが好ましい。たとえば、酸化に先立って、
酸素、窒素または他の非ドーピング用の物質を注入して
溝の底面を損傷することによって局部的に酸化物の成長
を増大させることによＬ、絶縁体の底の厚さを大きくす
ることができる。第２層のすぐ近くに存在する絶縁層の
部分は除去してもよいし、別の領域が存在しない場合は
表面不動態化のために残してもよい。同様に、別の領域
が存在しない場合はゲート電極を第２層に隣接させる必
要はないが、処理のやり易さの点で設けてもよい。

本発明によるデバイスを製造する方法は、第１層を構成
する部分的に処理したウェーハのような半導体材料の本
体を設けるステップ、およびその上に第２層を設けるス
テップを含む。第２層は一導電型とし、第１層は反対導
電型とすることができる。接合電界効果トランジスタ（
ＪＦＥＴ）またはショットキー・ダイオードの場合には
第２層を反対導電型とすることができる。接合ダイオー
ドの場合には、第２層は前記の一導電型とすることがで
きる。Ｍ　ＯＳ　Ｆ　Ｅ　Ｔでは、第２層は一導電型と
し、その中に別の１つの半導体領域を設けることができ
る。

第１層の上に少なくとも第２層を設けた後、第２層を通
って第１層の中にかなりの長さまで伸びるほぼ垂直な溝
をエツチングにより形成することによＬ、半導体材料の
ほぼ垂直なペデスタルを形成する。デプレション・モー
ドのＭＯＳＦＥＴでは、別の１つの領域と第１層との間
に反対導電型のチャネルを設定することができる。溝の
内側のペデスタル上に絶縁層が配置され、絶縁層の上に
ゲート電極が配置される。

このようにして本発明は導電率を向上させた改良された
縦形電荷制御絶縁ゲート半導体デバイスを提供する。こ
こに開示した縦形電荷制御絶縁ゲート半導体デバイスは
電流密度を大きくして動作させることができる。更に、
これらの改良はデバイスの垂直方向すなわちアノード・
カソード間の降伏電圧に著しい劣化またはマイナスの影
響を与えることなく達成される。

新規性があると考えられる本発明の特徴は特許請求の範
囲に規定されている。しかし、本発明自体の（１′４成
と動作方法、ならびに本発明による導電率を向上した縦
形電荷制御絶縁ゲート半導体デバイスの付加的な目的、
特徴および利点は図面を参照した以下の詳細な説明によ
り最も良く理解することができる。

好適実施例の詳細な説明 本発明の縦形電荷制御絶縁ゲート半導体構造は広範囲の
絶縁ゲート半導体デバイスに適用可能であＬ、種々の異
なる半導体材料から製造することができる。以下の説明
では、本発明の導電率を向上した縦形電荷制御絶縁ゲー
ト半導体デバイスをシリコン基板に構成した数個の実施
例を開示する。

というのは、現在入手し得る半導体デバイスのうち大多
数はシリコン・デバイスすなわちシリコン基板に製造さ
れたデバイスであるためである。したがって、本発明の
最も普通に生じる用途はシリコン基板を用いたデバイス
である。しかし、ここに開示する本発明はゲルマニウム
、ガリウムひ素、および他の半導体材料でも有利に用い
得る。したがって、本発明の用途はシリコン半導体材料
で製造されたデバイスに限定されるものでなく、多数の
半導体材料のいずれで製造されたデバイスにも及ぶ。

更に、ここではシリコン・デバイスを対象とした幾つか
の好適実施例について説明するが、これらは本発明の好
ましい実施の態様を例示したもので、本発明の範囲また
は適用可能性を限定するものと考えるべきでない。更に
、例示の実施例は本発明の導電率を向上した縦形電荷制
御絶縁ゲート構造をダイオードならびにエンハンスメン
ト・モードおよびデプレション・モードのＭＯＳＦＥＴ
に適用したものであるが、改良された絶縁ゲート構造は
これらのデバイスに限定されるものではない。これらの
デバイスは商用の好ましいデバイスと考えられるものに
対する本発明の有用性と適用を示すために挙げたもので
ある。特に、本発明によってドリフト領域の長さが短縮
できるので、本発明は高い逆電圧を支持すなわち阻止す
る必要のない絶縁ゲート半導体デバイスにも容易に適用
できる。更に本発明は縦形デバイスの中の電流導電率と
電流密度を向上させるものであるが、縦形チャネルに付
随するセル寸法とセル反復距離が小さくなるという利点
からセル密度も向上することを認識されたい。更に本発
明の説明では本デバイスの動作が理解しやすいようにい
くつかの式を示しているが、これらの式は理想化された
例にあてはまるものであって、本発明の動作原理を強調
することを目的とするものであＬ、本発明の範囲や適用
可能性を限定するものでないことを理解されたい。

第２図乃至第７図においては、本発明の説明が理解しや
すいように対応する部分は同じ参照番号で表わしである
。また、半導体デバイスの種々の部分は縮尺して描いて
いないことに留意されたい。

本発明の説明を明確にし、理解しやすくするためいくつ
かの寸法は他の寸法に対して誇張されている。説明のた
め本発明の導電率を向上した縦形電荷制御絶縁ゲート構
造は各々の特定の実施例では特定のＰ型頭域とＮ型領域
を含むように示しであるが、たとえば図示したデバイス
の相補的なデバイスを形成するために各種領域の導電型
を逆にした縦形電荷制御デバイスにも同様に適用可能で
あることは当業者には明らかであろう。

更に、ここに図示した実施例は２次元の図で示し、デバ
イスの種々の領域が長さと幅を持つものとして示しであ
るが、これらの領域は３次元構造で配置された複数のセ
ルで構成されたデバイスの１つのセルの一部分だけを示
したものである。したがって実際のデバイスを製造した
とき、これらの領域は長さ、幅、および深さの３つの寸
法を肯する。

第２Ａ図は本発明の好適な一実施例を示し、デバイスの
中心部分を通る垂直な軸線に対して対称なＭＯＳＦＥＴ
の１つのセルの一部に適用したものである。全体を１０
で表わした本発明による導電率を向」ニした縦形電荷制
御絶縁ゲート半導体デバイス構造は、図に示すように、
Ｎ型導電層として表わした第１層１２を構成する、部分
的に処理されたウェーハを含む。第１層１２はＮ層層と
して示した高濃度にドーピングされた下側部分１２ａお
よびＮ層として示した中位の濃度にドーピングされた上
側部分１２ｂを含む。高濃度にドーピングされた部分は
オーミック接触の設定を容易にする。第１層１２の上側
部分１２ｂの詳細な構造とドーピング分布による利点は
第３Ａ図乃至第３Ｃ図を参照して後で説明する。アノー
ド電極金属接触パッドのような接触パッド１１が第り層
１２の下の表面１３に配置されて表面１３とオーミック
接触する。

Ｐ型層として図示された一導電型の第２層１４が反対導
電型の第１層１２の上に配置される。Ｎ導電型ソース領
域として示される別の１つの反対導電型の領域１９が第
２層１４の中に配置される。

第１のＰＮ接合すなわち逆阻止接合２０が一導電型の第
２層１４と反対導電型の第１層１２との間に形成される
。第２の接合２１がソース領域１９と第２層１４との間
に形成される。第２層１４の一部とソース領域１９の一
部がデバイスの上側表面２２を形成する。ソース電極２
３のような電極が第２層１４とソース領域１９の上に、
それらとオーミック接触して配置され、ＰＮ接合２１を
短絡する。デバイスは３次元であるので、図示断面を垂
直軸線のまわりに１８０’回転したものと考えることに
より本発明をより良く理解することができる。この場合
、いずれの断面も第２Ａ図に示すようになる。

半導体材料の中の溝２４はソース領域１９および第２層
１４を通って第１層１２の中まで伸びる。

この溝の側壁２５によりデバイスのペデスタル部分が規
定される。溝２４の側壁２５の上に絶縁層３２が配置さ
れる。絶縁層３２の上にゲート電極４０が配置される。

ゲート電極４０はペデスタル内の第１層１２の部分のイ
オン化された不純物により生じる電界に結合する。この
イオン化された不純物に関連した電界に結合することに
よＬ、ゲート電極４０はこの電界の向きを変えて、デバ
イスが独特の動作特性を有するようにする。

本発明の縦形電荷制御デバイスの基本構造に種々の変更
を加えて特定の改良されたデバイスを得ることができる
。特に、ペデスタルの幅を４Ｖ／ＥＡ■より小さくする
と、ドリフト領域１２のペデスタル部分のドーピング濃
度は従来のデバイスの最大ドーピング濃度ＮＯを超えて
大きくすることができる。そのかわりに、ドリフト領域
１２の長さを従来のドリフト領域の長さの１／２以下に
短縮することができる。以下の説明では、本発明の各々
の構造的特徴とそれによって得られる利点をより詳しく
考察する。

第２Ａ図には等電位線Ｅ１を表わす構成も示されている
。等電位線Ｅ）は第２層１４、第１の接合２０の空乏領
域およびゲート電極（電荷制御電極とも呼ぶ）４０から
ほぼ等距離の所に位置している。Ｌｖはこの領域が第１
層１２の中に伸びる最大長さを示している。Ｌｖは接合
２０の空乏領域の中点から測定される。この領域内では
、電気力線はほぼ垂直であＬ、ペデスタルのこの領域内
でのデバイスの動作は式（１）乃至（３）によって表わ
すことができる。等電位線の外側の領域は電荷制御電極
４０によって影響され、したがってペデスタルのこの領
域の外側でのデバイスの動作は式（４）乃至（６）によ
って表わすことができる。

’ＡｌＮ１２のイオン化された不純物に関連した電界を
適切に制御することは本発明にとって極めて重要である
。垂直なペデスタルに於ける電界降伏は電界が最大のと
ころで起ることがわかった。

電界降伏の起りやすいデバイスの４つの特定の降伏領域
を第２Ａ図では文字Ａ、　　Ｂ、　　ＣおよびＤで表わ
しである。

降伏領域Ａは、それぞれデバイス１０の中心近傍の第１
および第２の層１２および１４の間の阻止接合２０の所
にある。この位置における降伏は、第１層１２の中のキ
ャリヤ濃度が大き過ぎるかまたはペデスタルの幅Ｗが大
き過ぎることにより電荷制御ゲート電極４０が第１層の
中の電男の充分な部分に結合しない場合に生じ、ＰＮ接
合２０が降伏する。詳しく述べると、降伏を避けるため
にはデバイスをＬｖＮｑがεＥＡｖより小さくなるよう
に構成しなければならない。ここでＬｖは通常の降伏特
性がドリフト領域に伸びる深さ、Ｎは第１層内のドーピ
ング濃度、ＥＡｖはアバランシェ降伏電圧、ｑは電荷、
εは誘電率である。

降伏領域Ｂでは、酸化物の厚さＴ２が薄過ぎる場合、お
よび厚さＴ２からＴ１への移行部分が阻止接合２０の離
れ過ぎているか、あるいはこの移行が大き過ぎるすなわ
ち急峻である場合に、側壁２５に沿った経路で降伏が生
じる。

降伏領域Ｃでは、溝２４の横隅で降伏が生じ得る。この
隅を通る電界は必らず局部的に大きくなるので、降伏を
防ぐためには適切な絶縁層を設けなければならない。

降伏領域りでは、酸化物の厚さが薄過ぎる場合、または
溝の下にある第１層１２の部分のキャリヤ濃度が高過ぎ
る場合に、溝２４の底３７を第１層１２に短絡する径路
で降伏が生じる。これは通常、制御因子ではない。

このように、本発明の縦形電荷制御デバイスの理論的お
よび機能的特性を考えたので、詳細な説明の以下の部分
では本発明のデバイスの種々の構造的特徴を明らかにし
、デバイスの動作特性を改良する上で各構造が果す役割
について述べる。

垂直な溝２４はデバイスのペデスタルの側壁２５を露出
させる。すなわち、ソース領域１９の側壁部分２７、第
２層の側壁部分２８および第１層１４の側壁部分３０を
露出させる。「ほぼ垂直な溝」という用語の意味を第２
Ｂ図および第２Ｃ図を参照して後で詳しく説明する。第
２Ａ図の溝２４はほぼ垂直な溝の１つの例を表わす。溝
２４の長さすなわち溝２４が第１層１２の中まで伸びる
深さは、利用し得る処理方法とペデスタルの第１層部分
のドーピング分布の影響を受けることがある。ペデスタ
ルの第１層部分のドーピング分布については後で第３図
を参照して詳しく説明する。

第２Ａ図に示す第１の実施例では、第１層１２全体にわ
たって一様なドーピング分布にされる。溝２４は第１層
１２の５０％を超えて伸びる。この第１層１２の中の溝
２４の長さは阻止接合２０と溝の底面との間で測った長
さＬｔである。一実施例では垂直な溝２４は垂直方向の
断面がほぼ矩形であＬ、横方向すなわち水平方向の断面
が円形である。その上面図は第７Ｅ図に示されている。

ペデスタルは幅Ｗを持つ。従来のデバイスでは比Ｌｔ／
Ｗがゼロに近いのに対して、本発明のデバイスでは比Ｌ
ｃ／Ｗは０．　５より大きいことが望ましく、１以上で
ある方が好ましい。

所定の半導体本体に１つの溝２４を設けて、この半導体
本体を実質的に複数の別々のセルに分割することができ
る。この場合、隣り合う溝部分の間にある半導体本体の
部分は定義によりデバイス１０のセルのペデスタル部分
である。第２Ａ図のペデスタルは１つの溝２４によって
部分的に囲まれていると考えることができるし、あるい
はそのかわりにペデスタルの対向する側壁が、好ましく
ペデスタルの垂直軸線に対して対称に配置された別々の
溝２４により形成されていると考えることもできる。こ
のような代りの実施例の上面図が後で説明する第７Ｂ図
および第７Ｃ図に示されている。

溝２４を設けないで、そのかわりにゲート電極４０と絶
縁層３２を切断していない第１層１２に隣接して配置す
ることができることも当業者には理解されよう。しかし
、溝を設けた構造によってデバイスの半導体本体を最大
限に使用できるので溝を設ける方が好ましい。更に詳し
くは、半導体ウェーハの中に互いに近接して複数の溝２
４を設けて、慢数のセルを近接して形成することによＬ
、利用し得るデバイスの半導体本体を最大限に利用する
ことができる。

溝２４の第１の側壁部分３０はデバイス１０の電圧を支
持する阻止領域またはドリフト領域を構成する第１層１
２のかなり大きな部分にわたる。

これにより電荷制御ゲート電極４０に隣接する第１層１
２の表面積、したがって本発明に従って縦形電荷制御を
受ける第１層１２°の表面積が最大となる。更に、第１
層１２の露出した表面積は、セルまたはペデスタルの幅
を小さくしてｔ１１位面積当りのセル数をふやすことに
より大きくすることができる。Ｍ　ＯＳ　ｉ；１１御デ
バイスでは、デバイスの絶縁ゲート制御を設定するため
に側壁２５の第２の側壁部分２８とソース部分２７が設
けられる。

図示のよう、に絶縁層３２はそれぞれ第１および第２の
層１２および１４に隣接し、厚さがそれぞれＴ１および
Ｔ２の第１および第２の部分３４および３６を有する。

但し、Ｔ１はＴ２より大きい。

そのかわりに絶縁層３２は１つの一様な厚さにすること
ができる。あるいは絶縁層３２を厚さがＴＡ、Ｔ８・・
・’ｒｚの複数の領域で構成し、各領域の厚さは最大厚
さのＴＡから最小厚さのＴＺまで順次薄くなるようにし
、絶縁層３２の厚さＴＡの部分子Ａが第１層１２に隣接
し、絶縁層３２の厚さＴＺの部分か第２層１４に隣接す
るように配置してもよい。

絶縁層３２の第１の部分３４と第２の部分３６との間の
移行領域３５は急峻な界面または傾斜した界面として作
ることができる。本発明の実施に際しては、デバイスの
降伏電圧を小さくする傾向のある電界の急激な遷移を避
けるため、絶縁層３２の移行領域３５を急峻でない界面
、望ましくは傾斜した界面として設定することが好まし
い。

絶縁層３２の２つの部分の間の滑らかな移行を達成し得
る程度は、大部分、利用し得る処理方法によって左右さ
れる。第２Ａ図に図示されていないが、２つ以上の工程
で溝２４を形成することにより急峻でない移行領域３５
が得られることがわかった。すなわち第１工程で、湿式
エツチングまたは反応性イオン・エツチングによＬ、別
の１つの領域１９がある場合はこの領域１９、および第
２１Ｗ１４を通って、第１層１２の中まで部分的に伸び
る溝を形成する。その後、厚さがＴ、の薄いゲート酸化
物を側壁２５の露出部分２７および２８の上に成長させ
ることによＬ、領域１９が存在する場合にはその領域１
９および第２層１４、ならびに第１層１２の小部分に隣
接して絶縁層３２の薄い第２の部分３６を形成する。次
いで薄い酸化物層３６の上に（図示しない）窒化物層を
配置して側壁部分２７および２８のそれ以上の酸化を防
止する。その後、たとえば反応性イオン・工・ンチング
によＬ、溝の底から過剰な窒化物を除去して、側壁部分
２７および２８をおおう酸化物の上の薄い窒化物の被膜
を残し、これにより側壁スペーサを形成する。第２工程
で、シリコンを侵食するが側壁の窒化物はほとんど侵食
しない反応性イオン・エツチング等の方向性エツチング
を用いることによＬ、溝２４を第１層１２の中に所望の
長さまで伸すことができる。次に、溝の側壁２５の新た
に露出した部分３０を酸化することにより絶縁層３２の
厚い第１の部分３４を形成する。次に、特に窒化物材料
に対するエッチ液によって、前に堆積した窒化物層を除
去する。この例では、絶縁層３２に厚い第１の部分３４
とより薄い第２の部分３６が形成される。

絶縁層３２を薄い酸化物から厚い酸化物へ滑らかに移行
するように作るためには、溝２４の全長しｔを多数のセ
グメントに分割して、溝２４の任意の各々の小さい部分
に対して上述と同様な工程を順次実施する。この工程で
は、各セグメントをエツチングし酸化し、次いで露出し
た酸化物を窒化物でおおって、別の１つの側壁スペーサ
・セグメントを形成する。続いて、次の溝セグメントを
エツチングして同様な処理を行い、最終的な絶縁層が得
られるまで順次実施する。調査を行なったところによれ
ば、厚さが徐々に増加する絶縁層を用いれば改良が期待
されるものの、２つの別々の層３４および３６の間に急
峻でない移行領域３５を有する絶縁層３２が殆んどの商
用のデバイスに対して満足し得るものであることがわか
った。詳しく述べると、典型的な１００ボルトの降伏電
圧のデバイスでは滑らかに移行する絶縁層によって第１
層１２のキャリヤ濃度を１．１から１．４５Ｅ１６（キ
ャリヤ数／ａｍ３）に増大することが可能となＬ、デバ
イスのオン抵抗が改善される。

絶縁層３２の隔部分３９の形状と厚さもデバイスの降伏
電圧に影響する。高密度の電界が溝の隅を通過するので
、絶縁層３２の隔部分３９をできる限り厚くすることが
望ましい。酸化物の隔部分の典型的な厚さＴＯは、１０
０乃至２００ボルトのデバイス降伏に対しては１ｏｏｏ
ｏ乃至１４０００オングストロームである。溝２４の内
側の隅をできる限り大きい曲率半径で滑らかに丸めるこ
とも好ましい。曲率半径を改良するには、最初に隅表面
を酸化した後、酸化物を除去して拡大した丸まった隅を
残す。この場合、隔部分に関連する電界の分布はより急
峻でなくなる。丸まった隅では、一様な隅の酸化物を用
いることができるので、所定の構造内で同じ降伏電圧を
得ることができる。

溝２４の底の表面３７はほぼ平らな表面として図示され
ている。図示するように絶縁層３２の第３の部分３８は
溝２４の底をおおっている。絶縁層３２の第３の部分３
８の厚さはＴＢであＬ、これは絶縁層３２の第２の部分
３６の厚さＴ２より大きく、かつ絶縁層３２の第１の部
分３４の厚さＴ１にほぼ等しいか、それより大きくする
ことができる。この第３の部分３８は、たとえば溝２４
の底の表面を損傷させて、この表面上での酸化物の成長
をより速めることによＬ、他より厚く成長させることが
できる。

絶縁層３２の厚さは重要である。絶縁層３２の第２の部
分３６の厚さは、半導体層１４の中にゲート誘起チャネ
ルを設定するためにゲート電極４０に加えなければなら
ない電圧の大きさに直接関係する。絶縁層３２の第１の
部分３４および底部分３８の厚さＴＩおよびＴＢは絶縁
層３２の絶縁能力に関係している。厚い部分３４および
３８によってゲート電極４０に大きな電圧を加えること
ができ、このためゲート電極４０はより強い電界を再配
向する（すなわち向きを変える）ことが可能となる。し
たがって、デバイスの垂直なペデスタルの第１層１２を
より高いドーピング濃度にドーピングして、第１層１２
の導電率を向上させること、換言すれば抵抗率を下げる
ことができる。

デバイス１０の第１層１２のペデスタル部分のオン抵抗
は溝の側壁の上に配置された絶縁層３２の厚さＴに比例
する。絶縁層３２の厚さＴを最小にすることによりオン
抵抗を最小にすることが望ましい。絶縁層３２が薄い程
、より高い導電率の蓄積層が設定され、これは第１の層
の抵抗をある程度下げる。同時に、厚さは、デバイス１
０の絶縁層３２の隔部分および側壁部分を横切る電界降
伏を避けるために必要な最小厚さよりも大きい厚さに維
持する。典型的な１００ボルトのデバイスでは、Ｔは次
のように選ぶことができる。

■、一様な厚さの場合 絶縁層３２　　　：Ｔ　　：１５００乃至２０００オン
グストローム ■、上セグメント分けた絶縁の場合 節２の部分３６；Ｔ２　：１００乃至１５００オングス
トローム 第１の部分３４；Ｔ＋　　：１５００乃至１００００オ
ングストローム 第３の部分３８；Ｔｓ：１５００乃至１００００オング
ストローム 隔部分３９　　　；Ｔｃ：１５００乃至１５０００オン
グストローム このようにして絶縁層の厚さＴ、、Ｔ２．ＴＢおよびＴ
Ｏは他のデバイス・パラメータから完全に分離されては
いないが、妥当な限界内のデバイスの形状から独立して
いる。したがって、デバイスの形状と種々の領域のドー
ピング・レベルはオン時コンダクタンス（またはオン抵
抗）および製造上の必要条件のような他の考慮に基いて
設定することができる。一般に、最高の降伏電圧と最高
のキャリヤ濃度が得られるように酸化物の厚さとチャネ
ルの寸法を選択して、デバイスのオン状態性能を最大限
にしなければならない。

阻止接合２０に対する絶縁層の移行領域３５の配置も重
要である。移行領域３５は第１層１４に隣接して配置し
なければならず、また阻止接合２０から距離Ｙ１だけ離
れていなければならない。

最小でもＹｌは０．　１ミクロンでなければならない。

垂直方向の距離Ｙ１は阻止接合２０から絶縁層の移行領
域３５の中心まで測った距離である。

距離Ｙ１を大きくすると阻止接合２０の近くのゲート電
極が行なう縦形電荷制御の効率が向上するので、降伏電
圧が適度に改良される。絶縁層３２の第１の部分３４の
厚さＴ１および接合からの距離Ｙ１の変化かデバイスの
電界に及ぼす影響の詳細は後で第８Ｃ，８Ｄおよび８Ｅ
図を参照して解析する。

前述したように、ゲート電極４０は絶縁層３２の上で、
かつ溝２４の中に設けられる。図示した実施例ではゲー
ト電極４０は絶縁層３２の不規則な表面に従ってほぼ一
様な厚さとなっているが、この図は説明のため示したも
のである。より一般的にはゲート電極４０が隣り合うペ
デスタルの間の溝２４をみたす。ゲート電極材料はポリ
シリコンで構成することができ、これは−導電型または
反対導電型のキャリヤで適当な導電率にドーピングする
ことが好ましい。そのかわりに、ゲート電極材料はポリ
シリサイド、またはタングステン等の耐火金属で構成す
ることもできる。更に図ではゲート電極４０は絶縁層３
２の第１の部分３４と第２の部分３６の両方の上に連続
して伸びているが、絶縁層３２の第１の部分３４と第２
の部分３６の上に別々のゲート電極（図示しない）を設
けて別々に制御できるようにすることも本発明の範囲内
である。第１層中のイオン化されたキャリヤから生じる
電界のできるだけ多くに結合することが望ましいので、
ゲート電極４０は絶縁層３２の第１、第２および第３の
部分３４．３６および３８の」二でほぼ連続し、適当な
電位にバイアスすることが好ましい。絶縁層とゲート材
料層を交互に形成した種々の階層構造を溝２４の中に設
けることができることもわかる。特定の層のゲート電極
材料が第１層の小部分だけにわたって伸びていても、す
べての層のゲート材料を含むゲート電極４０は第１層１
２に隣接する側壁部分３０にわたって実質的に連続して
いることが好ましい。

ゲート電極４０は溝２４の中に深さＬ９まて伸びる。ゲ
ート電極４０の下側の縁は溝２４の底面から絶縁層３２
の第３の部分３８の厚さだけ離れているので、ゲート電
極の長さＬ９は溝の長さＬ、に非常に近くなる。実際の
実施例では、絶縁層３２の第３の部分３８の厚さは１０
００オングストロームより大きいことが好ましく、通常
１５００乃至１００００オングストロームのオーダであ
る。絶縁層３２の第３の部分３８の厚さが相対的に薄い
ので、溝の長さＬｔはゲートの長さＬ９に近似的に等し
い。したがって、溝について横縦比Ｌｔ／Ｗは電極につ
いての横縦比Ｌ、／Ｗに近い値になる。この場合、ゲー
ト電極の長さＬ９とペデスタルの幅Ｗと比は０６５以上
であＬ、好ましくは１以上である。

ゲート電極４４は溝２４の深さ一杯に伸びる必要はない
が、ゲート電極がたとえば絶縁層３２によって占められ
ていない溝２４の深さ全体を充たし、第１層１２に隣接
して最大限の電荷制御を行なうことが好ましい。

したがって本発明のデバイスでは、ゲート電極がバイア
スされているか否かに拘わらず、ゲート電極４０の間に
配置された第１層１２のペデスタル部分の降伏電圧をゲ
ート電極４０の存在にょって小さくすることができる。

ゲート電極がバイアスされていない場合、ゲート電極は
ソース電位とドレーン電位のほぼ中間の電位で浮動する
。したがって、浮動ゲート電極４０でもデバイスのオン
抵抗の改善に著しく貢献する。ゲート電極を適当な電位
にバイアスすることによりデバイス降伏電圧を更に改善
することができる。オフ状態では、ゲート・バイアスを
ドレーン電位よりソース電位に近くすることが好ましい
。ＭＯＳＦＥＴの実施例では通常、このゲート電位はデ
バイス１０のソース電極から得ることができる。したが
って好ましい実施例では、第１層１２中のイオン化され
た不純物に関連した電界に結合してその向ぎを変えるの
に充分な大きさと極性を持つオフ状態電位をゲート電極
４０に接続するための手段もデバイス１０に設けること
ができる。ゲート電極にオフ状態バイアス電位を接続す
るための手段の１例が端子４２として図示されている。

この端子４２はバイアス電位源に接続することができる
。

図示したエンハンスメント・モードのデバイスの実施例
でオン状態動作が達成されるのは、図示しないバイアス
手段からゲート電極４０に最小電位を与えることにより
少なくとも第２層１４の中に反転層を含むチャネルを設
定したときである。

図示した実施例では、ゲート電極４０に一極性のバイア
スを加えると、−導電型の第２層１４の中に反対極性の
反転層３８ａすなわちチャネルが設定され、反対導電型
の第１層１２およびソース領域１９の中に反対導電型の
蓄積層３８ｂが設定される。反転層３８ａおよび蓄積層
３８ｂの組合わせによって、第１層１２とソース領域１
９したがって第１の電極２３との間に反対導電型のキャ
リヤを導通させるためのチャネルが設定される。

このように本発明の好ましい実施例では、本発明の第１
層１２すなわち電圧支持領域に於けるキャリヤ濃度は従
来のデバイスのキャリヤ濃度より数桁大きくすることが
できる。第１層１２の中に深く伸びる本発明の絶縁ゲー
ト電荷制御電極４０によって、デバイスをより高濃度に
ドーピングして従来の縦形チャネル・デバイスで支持さ
れる降伏電圧より大きな降伏電圧を支持し得るようにで
きる。従来のデバイスでは、ドリフト層中の最大ドーピ
ング濃度は前記の式（３）によって示されるアバランシ
ェ電界電圧によって制限される。本発明のデバイスでは
、ペデスタルの第１層部分中のキャリヤ濃度は前記の式
（６）で表わされるように従来のデバイスの最大ドーピ
ング濃度より大きくする。ことができる。

本発明のもう１つの特徴は、ペデスタルの幅Ｗと電圧支
持領域中のキャリヤ濃度Ｎとの積がほぼ一定であるとい
うことである。後で第９図に示すように積ＷＮはほぼ３
Ｘ１０１７に等しい。ペデスタルの幅が増加するにつれ
て、キャリヤ濃度を小さくして電荷制御電極４０が電圧
支持領域中のイオン化されたキャリヤに関連した電界を
制御できるようにしなければならない。殆んどの実施例
では、ペデスタルの幅は４Ｖ／ＥＡｖの最大値以下であ
ることが好ましい。しかし、幅Ｗが小さくなるにつれて
Ｎを大きくすることができる。これは電荷制御電極４０
がこのような狭いペデスタルの中の電界をより良く制御
することができるので都合が良い。

他の改善点も第１層１２の中のキャリヤ濃度を増大させ
る結果として生じる。第１層１２のペデスタル部分の中
の広がり抵抗はその領域の中のドーピング濃度を増大す
ることによって小さくなる。

したがって、第１層１２のペデスタル部分の中を流れる
キャリヤはほぼ一様に分布する。したがって、第１層１
２のペデスタル部分から第１１ｍ１２の残りの部分へほ
ぼ一様な電流が流れ出る。広がり抵抗の改善によってピ
ーク電界も小さくなるので、デバイスの降伏電圧が高く
なる。

降伏電圧はもう１つの重要なデバイス動作パラメータで
ある。前記の式（５）かられかるように、改良された電
荷制御デバイスの降伏電圧は第１層１２すなわち電圧支
持領域の中のキャリヤ濃度とはほぼ無関係になＬ、その
かわりに第１層１２の阻止領域の上側部分１２ｂの長さ
Ｌに正比例する。

したがって、本発明によれば、上部分１２ｂの長さしを
小さく、好ましい実施例では１２．５ミクロンより小さ
くして、従来のデバイスの降伏電圧に等しい降伏電圧を
存する従来より薄いデバイスの製造が可能である。ある
いはそのかわりに、従来のデバイスとほぼ同じ厚さの本
発明によるデバイスでは、従来のデバイスより降伏電圧
を高くし、オン抵抗を低くすることができる。

第１層１２のうちの溝２４の下にある部分の厚さＴＮも
デバイスの降伏電圧に影響する。降伏電圧を最大にする
ためには第１層１２の溝２４の下にある部分はペデスタ
ルの幅Ｗのほぼ１／２以上に等しい最適な厚さとするべ
きであることがわかった。

このようにして、導電率を改善した縦形電荷制御デバイ
スを実現するためには、まずデバイスに対して適切な横
縦比Ｌｔ／Ｗを設定し、縦形ペデスタル１０の幅Ｗを選
定し、溝の長さし、を設定すればよいことがわかった。

次に絶縁層３２の第１の部分３４、第２の部分３６およ
び第３の部分３８の適切な厚さを選択することができる
。更に、一旦側壁酸化物３２の第１の部分３４の厚さＴ
Ｉを選択すると、溝２４の中にゲート電極４０を設ける
ことができるように溝の幅ＷＴをほぼ少なくとも２Ｔ＋
　＋０．５ミクロンとしなければならないという一般的
指針を設定することができる。

上記の説明から、異なるデバイスパラメータを選択する
と動作特性の異なるデバイスが得られるということがわ
かる。

本発明によるデバイスの製造方法では、最初に部分的に
処理された半導体ウェーハを用意する。

好ましい実施例では、この半導体ウェーハは中位の濃度
にドーピングされた第１層１２を含む。−導電型また反
対導電型の第２層１４を、たとえばエピタキシャル成長
、もしくは拡散または注入のようなドーピング技術によ
り反対導電型の第１層１２の上に形成する。

その後、第２層１４の上に第１の保護層が形成される。

第１の保護層はたとえば酸化物層を成長させ、引き続い
て酸化物層の上に窒化物層を形成することにより形成す
ることができる。更に、第１の保′Ｊ層の上に厚い酸化
物のような一時的な保護層を設けて後続の溝のエツチン
グの間、デバイス表面を保護する。所望の形状の外部マ
スクと組合わせて写真食刻技術を用いることによＬ、一
時的保護層と第一の保護層を通って第１の窓をあけて第
２層１４の表面の第１の部分を露出させる。

その後、一実施例では、第２層１４に反対導電型のドー
パントをドーピングすることによＬ、−導電型の第２層
１４の中に反対導電型の第１の領域１９を形成する。第
１の領域１９は第１の保護層の下に伸びることが好まし
い。一実施例では、リンネ鈍物のような反対導電型のド
ーパントを通常の拡散技術または注入技術により導入し
て第１の領域１９を形成する。

前に形成された第１の窓を用いて、第１の領域１９があ
る場合は第１の領域１９および第２の層１４を通って部
分的に処理された半導体ウェーハの第１層１２の一部の
中まで溝が形成される。溝が第１層の中に伸びる長さは
変えてもよい。特に好ましい最小オン抵抗の実施例では
、溝の長さしあとペデスタルの幅Ｗとの比が０．　５以
上となるように溝をウェーハの中に形成する。シリコン
半導体材料に１１０方向の湿式エツチングのような方向
性エツチングを用いることによＬ、または反応性イオン
・エツチングまたは方向性ドライブ・エツチングを用い
ることによＬ、溝を形成することができる。その後、た
とえば温度を上昇させて溝の表面を酸素雰囲気に露出す
ることによＬ、溝の露出した表面上に絶縁層３２が形成
される。

次に溝にゲート電極材料を充たす。このゲート電極材料
は酸化し、平らにすることが好ましい。これらの基準に
合致するゲート材料としてはポリシリコン、ポリシリサ
イド、タングステンのような耐火金属または高温金属等
がある。溝の中にゲート材料を適用した後、ゲート材料
のパターン形成を行って接触領域を設け、平らにして第
１の保護層を露出する。ゲート電極材料の上に第２の保
護層を成長させ、次にデバイスから第１の保護層を除去
する。その後、デバイスのメタライズ層を設けてパター
ン形成することによＬ、デバイスの種々の領域に接続さ
れた外部接点を設ける。更に、メタライズ層を用いて、
半導体基板の中に配置された複数のデバイス・セルの領
域を相互接続することができる。第２の保護層を通して
接触窓をあけ、接触窓を通してゲート・メタライズ層を
設けることができる。

上記の方法は本発明に従ってデバイスの製造に用い得る
方法を説明するための一例であるということが理解され
よう。所望のデバイスを実現するため、必要に応じてこ
の方法を変更することができる。これらの変更のいくつ
かについては後で第３図乃至第７図を参照して更に説明
する。

第２Ａ図とともに第２Ｂ図および第２Ｃ図を参照するこ
とによＬ、「ほぼ垂直な溝」という用語の意味を更に詳
しく理解することができる。第２Ｂ図に示すように、第
２層１４の幅が第１層１２の幅より大きくなるように溝
２４を斜めに切ることができる。注目すべきことは、等
電位線で規定される通常の降伏領域がペデスタルの中に
入Ｌ、通常の降伏距離Ｌｖがゲート電極４０の垂直方向
の長さＬ９より小さいことである。

第２Ｃ図でも溝２４は斜めに切られている。しかし、こ
の実施例では第１層１２の幅は第２層１４の幅より大き
い。この場合も、等電位線の中にある通常の降伏領域が
ペデスタルの中に入Ｌ、距離ＬｖがＬ９より小さい。

したがって第２Ａ、２Ｂおよび２Ｃ図から明らかなよう
に、「ほぼ垂直の溝」という用語は、斜めに切られてい
るが、ＬｖがＬ９より小さいペデスタルを形成する溝を
包含する。ＬｖがＬ９より大きければ、縦形電荷制御が
失われ、通常の降伏の考え方に支配される。

次に第３Ａ、３Ｂおよび３０図にはデバイス１０の別の
実施例が示されている。その第１層１２の上側部分１２
ｂは、同じ導電型の半導体材料で構成されているが、相
異なる濃度レベルにドーピングされた２つ以上の別々の
ゾーンを含む。更に詳しく述べると、第３Ａ図に示すよ
うに、ドーピング濃度がＮ１で、全体がペデスタルの中
でゲート電極４０の間のペデスタルの中に形成された第
１のゾーン５０、およびドーピング濃度がＮ２で、一部
がペデスタルの中に配置されて溝２４の下にも伸びてい
る第２のゾーン５５が設けられる。第２のゾーン５５の
ドーピング濃度Ｎ２は第１のゾーン５０のドーピング濃
度Ｎ１より大きいことが好ましい。したがって、ペデス
タルの中の第１のゾーン５０は逆バイアス状態のもとで
低いオン抵抗と高い電圧支持能力を示す。第２のゾーン
５５は、電界が阻止接合２０に於ける高レベルから、第
１の層１２の高濃度にドーピングされた下側部分１２ａ
との界面に於けるゼロに近いレベルまで徐々に小さくな
るのを支持する。

第３Ａ図の構造は溝２４の隅に於ける電界の減少にも著
しく寄与する。前に述べたように溝の隅は、そこを高電
界の束が通って流れるので主要な降伏位置である。本実
施例は隅近傍のイオン化された不純物の濃度を小さくし
、隅に入る電界を小さくする。このようにして、第３Ａ
図の第１層１２の２つのゾーンで構成された部分１２ｂ
によって溝の隅で降伏が生ずることは少なくなる。この
実施例では基板と位置Ｄ（第２Ａ図参照）に於ける溝の
底との間の降伏も起りにくくなる。

第３Ａ図の実施例では、デバイスのオン抵抗を最小にす
るためにＮ、−Ｎ２境界がゲート電極の下側の縁に近い
ことが好ましい。第３Ａ図に示す例では、第１のゾーン
５０の長さＬｌは約（２／３）ＬであＬ、第２のゾーン
５５の長さＬｌはＬｌ３である。ここでＬは第１層１２
の部分１２ｂの全体の長さである。したがって、第３Ａ
図のデバイスは第２のゾーン５５で逆電圧の小部分を支
持し、ペデスタルの中に配置された第１のゾーン５０て
逆電圧の大部分を支持する。

第３Ａ図のデバイスに対する別の実施例では、第１層１
２の部分１２ｂが第１のゾーン５０と第２のゾーン５５
を含み、第１のゾーン５０と第２のゾーン５５の長さは
それぞれ約Ｌ／２に等しい。

ここで、Ｌは第１層１２全体の長さである。この実施例
では、第２のゾーン５５は溝の隅でのフリンジング電界
を小さくするのに加えて、デバイスの逆バイアス動作中
にかなり大きな電圧支持を行う。この実施例を使って隅
における問題を解消し、また溝２４を伸ばせないときデ
バイスの降伏電圧を大きくすることができる。

実施例では、第１のゾーン５０はドーピング濃度がＮ１
で長さがＬｌであＬ、第２のゾーンはドーピング濃度が
Ｎ２で長さがＬｌであＬ、第１層の長さがしてある。Ｎ
Ｉ　Ｌｌ　とＮ２Ｌ２の和をして割ったものが、非電荷
制御構造で達成できる最大ドーピング濃度を表わすε（
ＥＡＶ）２／２ｑＶより小さいことが好ましい。

第３Ｂ図のデバイスでは、第１層１２の上側部分１２ｂ
が３つのゾーンを含む。ペデスタルの中に配置された第
１のゾーン５０は高い濃度Ｎ１にドーピングされる。第
２のゾーン５５は低い濃度Ｎ２にドーピングすることが
でき、第１のゾーン５０の下に溝２４の隅３９に隣接し
て配置される。

中位の濃度Ｎ３にドーピングされた第３のゾーン６０は
ペデスタルの外側に位置し溝２４の下に伸びる。第１、
第２および第３のゾーンの長さはそれぞれＬ、、Ｌ１、
Ｌ３であＬ、第１層１２全体の長さはＬである。Ｎ、Ｌ
、とＮ２Ｌ２とＮ３Ｌ３の和をして割った値が、ε（Ｅ
ＡＶ）２／２ｑＶより大きいことが好ましい。

第３Ｃ図のデバイスでは、第１層１２の上側部分１２ｂ
はドーピング濃度がそれぞれＮ＋、Ｎ２およびＮ３であ
る第１のゾーン５０、第２のゾーン５５および第３のゾ
ーン６０で構成される。第２のゾーン５５は第１層１２
の下側部分１２ａに隣接して配置されているが、第３の
ゾーン６０は第２層１４に隣接して配置されている。第
１のゾーン５０は第２のゾーン５５と第３のゾーン６０
の間に配置されている。濃度Ｎ１はＮ３より大きく、Ｎ
３はＮ２より大きいことが好ましい。この実施例では、
第２のゾーン５５をより低濃度にドーピングすることに
より溝の隅３９での電界の束を減らすことができる。こ
の領域での低いドーピング濃度によＬ、溝２４の全長に
６たって１０００乃至２０００オングストロームのオー
ダの厚さの一様な絶縁層３２の使用が容易になＬ、製造
プロセスが簡単になるとともに、なお許容し得るゲート
特性が得られる。第３のゾーン６０は低濃度から中位の
濃度にドーピングして、阻止接合２０近くの電界を小さ
くし、位置Ａ（第２Ａ図参照）における降伏の可能性を
小さくする。第１、第２および第３のゾーンの長さはそ
れぞれＬ１、Ｌ２およびＬ３であＬ、第１層１２の部分
１２ｂ全体の長さはＬである。Ｎ＋　Ｌｌ　とＮ２　Ｌ
２とＮ５Ｌ３の和をして割った値がε（ＥＡＶ）　２　
／２　ｑｖより大きいことが好ましい。

前に述べた方法を変形して相次ぐ工程で第１層を形成す
れば、第１、第２および第３のゾーンを容易に形成する
ことができる。たとえば、部分的に処理されたウェーハ
の上にまず第２のゾーン５５を設ける。第１のゾーン５
０はエピタキシャル成長またはドーピングによって形成
することができる。次に、第３のゾーン６０はエピタキ
シャル成長またはドーピングによって形成することがで
きる。

第３Ａ、３Ｂまたは３０図に示されるようなデバイスの
オン抵抗を解析する際、デバイスのペデスタルの中にあ
る部分が式（４）乃至（６）によって支配され、デバイ
スのペデスタルの外側にある部分が式（１）乃至（３）
によって支配されるということを想起することが重要で
ある。

第３Ｄ図は第３Ａ図のデバイス１０に対応し得る典型的
な電界分布を示した図である。太い線で示した電界は、
領域Ｒ１で表わされた第１層１２のペデスタル部分にわ
たってほぼ一様である。領域Ｒ１は第３Ｄ図の距離０の
点で表わされる阻止接合２０から距離Ｌ９の点まで伸び
ている。ペデスタルの外側では、領域Ｒ２として示され
た第３Ａ図のデバイス１０の第２のゾーン５５にわたっ
て濃度Ｎに比例する傾斜で電界が急速に低下し、距離り
の点すなわち第２のゾーン５５と部分的に処理されたウ
ェーハの基板領域との間の界面でゼロになる。

第３Ｄ図に示す破線は、本発明の縦形電荷制御がない場
合に同様の電界強度を支持するために必要とされるドリ
フト領域の等価的な長さを示したものである。前記の式
（２）に従う従来のデバイスに対する破線の傾斜はドー
ピング濃度に反比例する。したがって、第３Ａ図のデバ
イスによって支持される全電圧は両方の領域Ｒ）および
Ｒ２の面積である。縦形電荷制御を使うことの利点は次
の例から明らかになる。ここで、Ｌ９−Ｌ／２と仮定す
る。

Ｖ７−ｖ、＋ｖ２ Ｖ、−Ｅ、Ｌ。

Ｖ２−Ｅ２　　（Ｌ−Ｌｇ　”）　／２Ｖ＋”’２Ｖ： Ｔ−３ｖ２ したがって、縦形電荷制御を行なわずに同等の電圧を支
持するためには、もとのドーピング濃度の約１／３のド
ーピング濃度を５０％長いドリフト領域に対して使用し
なければならない。更に、従来のデバイスのオン抵抗は
ドリフト領域の長さに比例し、キャリヤ濃度に反比例す
るので、オン抵抗はかなり大きくなる。

Ｗ＋Ｗ７　　　　Ｌｇ　　　　　Ｌ　　ＬｇＲｏＮｏＣ
°＋ Ｗ　　　　　　Ｎ、　　　　　　Ｎ２ ｗ＋ｗ７　　　　Ｌｇ　　　　Ｌｇ Ｌｏ＝３　　（Ｌ−Ｌｇ　）　　Ｎｏ　　−Ｎ２　　／
　３（Ｖ−３Ｖ２の場合） Ｌ９ ＲＯＮ″″ したがって、電荷制御がない場合の同等な降伏電圧のデ
バイスではオン抵抗は９倍大きい。

第４図はＮ導電型層として示される第１層１２を含むＰ
Ｎダイオードとして構成した本発明の実施例のデバイス
１０を示す。−導電型、ここではＰ型の第２層１４が反
対導電型の第１層１２の上に配置され、それらの間にＰ
Ｎ阻止接合２０が形成される。溝２４は第２層１４を通
って、第１の層１２の中にそのかなりの部分を通って伸
びる。

ゲートの長さＬ９と溝の幅ＷＴとの横縦比が少なくとも
０．５であることか好ましい。絶縁層３２が溝２４の中
に配置され、絶縁層３２の上にゲート電極４０が配置さ
れる。

第４図のデバイスが第２図のデバイスと相違する点は第
４図のデバイスではソースすなわち別の１つの領域１９
がないことである。したがって、絶縁層３２とゲート電
極４０は第２層１４の上に伸びる必要はないが、ゲート
電極４０と絶縁層３２は処理方法の容易さのため第２層
１４の上にも設けられる。この実施例では、第１層１２
と第２層１４との間に接合ダイオードが形成される。こ
の代りに、ショットキーダイオードを形成することもで
きる。この場合、第１層１２と第２の層１４は同じ導電
型であＬ、電極２３が第２層１４とショットキー接触す
なわち整流接触を作る。本発明の縦形電荷制御構造を使
うことによＬ、ドリフト層のペデスタル部分の長さを大
幅に短縮することができる。本発明に従って製造された
ダイオードは従来のデバイスの半分の厚さにすることが
できるが、それでもなお同等な降伏電圧を支持すること
ができる。薄いダイオード構造の利点はバイアス電圧の
印加に対して一層高速に応答することである。

第５図は本発明に従って導電率を改良した縦形電荷制御
デバイスの更にもう１つの実施例を示す。

詳しく述べると、デバイス１０は接合電界効果トランジ
スタを構成する。第２層１４は第１層１２と同じ導電型
であＬ、第１層１２に比べてかなり高い濃度にドーピン
グされる。そのかわりに、ゲート電極４０によって行な
われる縦形電荷制御の観点から第１の層１２を中侍の濃
度にドーピングすることもできる。したがって、順方向
導通状態では、デバイスは低いオン抵抗で導通し、また
逆バイアス状態ではゲート電極４０によって得られる縦
形電荷制御の結果としてかなり高い電圧レベルを阻止す
る。注意しなければならないのは、ペデスタルを高濃度
にドーピングしてオン抵抗を極めて小さくすることはで
きないということである。

というのは、逆バイアス状態のもとてゲート電極はペデ
スタルを空乏させてピンチ・オフすることができなけれ
ばならないからである。したがって絶縁層３２は非一様
にして、第１層１２と第２層１４との間の界面に隣接し
たピンチ・オフ領域の近くに薄い部分子２を含み、また
第１層１２の上側部分１２ｂに隣接した厚い部分を含む
ことが好ましい。この実施例の代わりに、第３Ｂ図に示
すような第１層１２の上側部分１２ｂの構造を用いて接
合電界効果トランジスタデバイスを形成することができ
る。

第６図は本発明によるデプレション・モードのＭＯＳＦ
ＥＴの実施例を示す。この実施例では、別の１つの領域
１９がＮ導電型材料のチャネル７０によって第１層１２
に直接に接続される。デバイス１０は電極１１と２３の
間に印加されるバイアス電圧に応じて導通する。ゲート
電極４０に加えられる適当な電位に応答して、チャネル
７０が空乏されて、デバイスは導通を停止する。第１層
１２のペデスタルの中の部分が高電界を支持し続けるの
で、デバイスの降伏電圧は高い。しかし、ゲート電圧の
極性は電荷制御を改善するような極性であるので、領域
Ａでのピーク電界を低くするが、ゲート・ドレーン間電
圧ば加わって領域ＣおよびＤでの電界を大きくする。こ
の場合も隅の降伏は問題であＬ、エンハンスメント・モ
ードのＦＥＴと同様に隅に隣接して厚い絶縁層３２を用
いるか、または第１層１２のドーピング濃度を第３図に
ついて前に説明したような分布にすることが必要な場合
もある。

注目すべきことは、前述の製造方法を少し変更するだけ
で接合電界効果デバイスを製造できるということである
。更に詳しくは、溝２４の第１の部分をエツチングした
後、適当な濃度の、拡散の遅い材料でドーピング好まし
くは拡散によりドーピングを行なって第２層の中にチャ
ネル７０を形成する。

第７Ａ、７Ｂおよび７０図は本発明の３つの代りの実施
例の溝２４を示す上面図である。第７Ａ図では、溝２４
はほぼ環状で、デバイス１０のペデスタルを囲む。

第７Ｂ図では、溝２４はペデスタルの両側に配置された
２つの別々の部分８０および８５で構成される。この実
施例では、絶縁ゲート４０はペデスタルを部分的に囲み
、ペデスタルと重なＬ、またＬ９以上である距離Ｘだけ
ペデスタルを超えて伸びておＬ、このためペデスタルは
溝より内側にくぼんでいる。これにより電荷制御を横形
表面ＰＮ接合に適用することができる。延長部によって
ゲート電極４０は、表面まで伸びる接合部分を含む阻止
接合２０全体に電荷制御を適用することができる。この
実施例ではまた、接合２０の垂直方向の部分２０Ａが第
１層１２と第２層１４との間の垂直方向の界面に形成さ
れる。ペデスタルの小部分が電荷制御を受けない場合、
降伏路が形成されて、電荷制御の効果が失なわれる。

第７Ｃ図では、ペデスタルの幅が変化する。この場合も
、第１層１２のペデスタル部分はＬ９にほぼ等しいかま
たはそれより大きい距離Ｘだけゲート電極４０より内側
にくぼんでいる。ゲート電極は部分的にペデスタルを囲
む。第７Ｃ図は本発明がペデスタルの幅が一定のままで
あるデバイスにあてはまるだけでなく、ペデスタルの幅
が変るデバイスにもあてはまるということを示す。本発
明の一解析では、ｉＷＮは一定のままでなければならな
い。この目的はペデスタルの幅に反比例してドーピング
濃度を変えるか、またはそのかわりに積ＷＮを許容限界
内に維持するのに充分なドリフト層の最大キャリヤ濃度
を選択することによって達成することができる。

ドーピング濃度のそれ以上の増加とそれに伴なうペデス
タル内のオン抵抗の減少は、溝２４とペデスタルを特別
に構成してペデスタル内のキャリヤ濃度を最大にするこ
とにより達成することができる。特に、たとえば第７Ｄ
図および第７Ｅ図に示すように上から見たとき溝とペデ
スタルがほぼ対称に作られれば、ドリフト領域のキャリ
ヤ濃度をほぼ２倍だけ増大することができる。第７Ｅ図
に示されるほぼ円筒形の溝とほぼ円筒形のペデスタルの
例では、オン抵抗とキャリヤ濃度に対する前記の式（４
）および（６）は次のように書き直すことができる。

（Ｗ＋ＷＴ）２ ８εＥＡｖ Ｎ　　−−□ Ｗ 第８Ａ乃至８Ｆ図はドリフト領域の長さしが約１０ミク
ロンである第２図乃至第６図に示されるデバイス１０の
種々のパラメータを変えたときの電界に及ぼす影響を例
示したものである。第８Ａ。

８Ｂおよび８０図はたとえば第２Ａ図に示すような絶縁
層３２の移行領域３５の位置Ｙ１を変えたときの電界に
及ぼす影響を例示したものである。

第８Ｄ、８Ｅおよび８Ｆ図はたとえば第２Ａ図に示され
るような第１層１２に隣接した絶縁層３２の第１の部分
３４の厚さＴ１を変えたときの電界に及ぼす影響を例示
したものである。

デバイス１０の阻止接合２０に対して測定された酸化物
移行領域３５の位置Ｙ、はデバイスの中に作られる電界
に影響を及ぼすことがある。第８Ａ、８Ｂおよび８０図
に示す計算されたデータのプロットはたとえば第２Ａ図
に示すようなデバイス１０の阻止接合２０の中心線から
種々の距離の所に移行領域３５を配置したことによる電
界に及ぼす影響を示している。１９９．８ボルト、１９
７．９ボルトおよび１９３．３ボルトの降伏電圧に対し
てそれぞれ阻止接合２０から０．１ミクロン、１ミクロ
ンおよび２ミクロンの距離だけ離れた移行領域３５によ
る電界の影響が判定された。

電界の解析は、デバイスの表面から測定されたＹの種々
の値に対して、第８Ａ、８Ｂおよび８０図でそれぞれデ
バイス中心線Ｘ−ｏに沿って、シリコン・酸化物界面Ｘ
−−Ｗ／２に沿って、およびＸ−−Ｗ／２におけるシリ
コン・酸化物界面に対して垂直な線に沿って解析された
。したがって、阻止接合２０と移行領域３５との間の距
離Ｙ１を約１ミクロンに増大すると、中心線Ｘ−０およ
び側壁Ｘ−Ｗ／２に於ける垂直方向の電界が最小になっ
たが、チャネル側壁に於ける横方向電界が大きくなった
。横方向電界は降伏電圧に悪影響を及ぼさないので、も
ちろん適当な厚さの酸化物が設けられれば、本発明の好
ましい実施例では約１ミクロンの移行領域距離Ｙ＋を使
うことができる。

第８Ｄ、８Ｅおよび８Ｆ図では、たとえば第２Ａ図に示
すようなデバイス１０の第１層１２に隣接したゲート絶
縁層３２の第１の部分３４の厚さＴ１の変化が内部電界
に及ぼす影響の解析が行われ、第８Ｄ図ではＸ−０のペ
デスタルの中心）線に沿って、第８Ｅ図ではＸ−Ｗ／２
のシリコン・酸化物界面に沿って、第８Ｆ図ではＸ−Ｗ
／２のシリコン・酸化物界面に対して垂直な線に沿って
、それぞれ０．５ミクロン、１ミクロンおよび１゜５ミ
クロンのゲート絶縁層の厚さ、ならびに１０２．３ボル
ト、１５９．１ボルトおよび１９７゜９ボルトの降伏電
圧に対して解析された。明らかに、薄い絶縁層３２はペ
デスタルの中の電界の垂直方向成分の大部分を効果的に
結合してその向きを変えるが、溝の隅の近くでは電界を
結合して向きを変える効果か小さい。したがって絶縁層
３２の第３の部分３８を厚くすることが特に望ましい。

前に述べたように、これは溝の底面を損傷して酸化物の
成長を促進することにより達成することができる。

第９図は第２Ａ図に示すような２００ポル１−の降伏電
圧のデバイスでドーピング濃度Ｎ。Ｃの増大が降伏電圧
■ＢＤに及ぼす影響を示す。このデバイスの絶縁層３２
の第１の部分３４の厚さＴ１は約０．５ミクロン、絶縁
層３２の第２の部分３６の厚さＴ２は約１．５ミクロン
、溝２４の底部にある絶縁層３２の第３の部分３８の厚
さＴ８は約１゜７ミクロンである。移行領域３５は阻止
接合２０から下方に１．１ミクロンのところにある。半
ペデスタル幅Ｗ／２がそれぞれ約４ミクロン、２ミクロ
ン、１ミクロンに等しい３つの別々の例について解析す
る。溝の長さＬ、はほぼ８．５ミクロンに等しい。より
大きい寸法を持つセルはより大きいドーパント濃度を支
持できることが当業者には明らかであろう。各々の特定
のセルはピーク濃度、すなわちそれを過ぎるとデバイス
の降伏電圧が減少し始めるピーク濃度を有する。各々の
特定のセルはその形状によって制限される。特定の図示
された例では各セルは溝の隅に生じる降伏によって制限
される。ゲート・バイアスＶ（、がソース電位ＶＳを超
えるときは、最大キャリヤ濃度は減少される。そのかわ
りに、ゲート・バイアスＶ（。

がソース電位Ｖｓより小さいときは、最大キャリヤ濃度
を大きくすることができる。キャリヤ濃度は更に大きく
することができるが、注意しなければならないのは、降
伏電圧の考慮は別にして、最大キャリヤ濃度がＰ−Ｎ接
合で制限されることである。

次に第１０図は種々の縦形チャネル電界効果トランジス
タ（ＦＥＴ）デバイスの全オン抵抗とアバランシェ降伏
電圧の関係をプロツトシたものである。この図に示され
たデータから、デバイスのオン抵抗の著しい改善は適度
に最適化された縦形チャネル電荷制御構造を使って達成
できることがわかる。本発明によれば同様な降伏電圧を
持つ従来のデバイスに比べてデバイスのオン抵抗を２／
３に減らすことができる。

曲線Ａ、ＢおよびＣは、ペデスタル幅がそれぞれ１ミク
ロン、２ミクロンおよび４ミクロンであＬ、溝の幅が２
ミクロンである本発明のデバイスにおけるオン抵抗を示
す。Ｗ／ＷＴの比は曲線Ａ。

ＢおよびＣにおいてそれぞれ０．　５．　１および２で
ある。解析では理想的な抵抗、チャネルなし、拡がＬ、
接触または基板の抵抗を仮定としている。

曲線りはかなり高いオン抵抗を持つ典型的な従来のデバ
イスを示す。

本発明の好ましい実施例をダイオード、接合電界効果ト
ランジスタ、ならびにエンハンスメントとデプレション
・モードの電界効果トランジスタについて開示してきた
が、本発明はこれらに限定されるものではない。本発明
の導電率を向上させたオン抵抗の低い縦形チャネル絶縁
ゲート半導体デバイス構造は広い用途を持ち、多様な異
なる縦形デバイスに用いてデバイス全体の導電率を向上
することができ、特に大きな電圧を阻止しなければなら
ないデバイスに対して適用可能である。更に、前記の例
は特に１つのセルを扱っているが、本発明によるデバイ
スには複数のセルが含まれている。本発明の導電率を向
上したデバイスによりセル幅、したがってセル反復距離
を小さくすることができるので、セル実装密度を高くで
き、単位面積当りの電流密度を大きくすることができる
。

このように、想定するデバイスの種類によらず電圧支持
領域の長さをほぼ半減できる半導体デバイスが提供され
た。ドリフト領域の長さが従来のデバイスのドリフト領
域の長さのほぼ半分であるバイポーラ・デバイスおよび
ＭＯＳデバイスを製造することができる。ドリフトの長
さが短いことによＬ、順方向降下の低いデバイス、また
は降伏電圧が等しければより高速のデバイスが得られる
ということになる。これらの利点は大きい阻止電圧を必
要としないデバイスで特に重要である。したがって、絶
縁ゲート・トランジスタではより低い順方向降下のデバ
イスを製造することができ、ＭＯ８制御サイリスクでは
制御可能なピーク電圧がより高いデバイスを製造するこ
とができる。

本発明の好ましい実施例を図示し説明してきたが、本発
明はこれらに限定されるものでないことは明らかである
。多数の変形、変化、変更、置換および同等物を本発明
の趣旨と範囲から逸脱することなく当業者には考えられ
よう。したがって、本発明は特許請求の範囲によって限
定されるものである。

【図面の簡単な説明】

第１図は、従来の縦形チャネル絶縁ゲート・デバイスの
断面図である。 第２Ａ図は、エンハンスメント−モードＭＯ８ＦＥＴを
構成する際に使用されるような本発明による導電率を向
上した縦形電荷制御絶縁ゲート半導体構造の１つのセル
の一部分の断面図である。 第２Ｂ図および第２Ｃ図は、ほぼ垂直な溝を用いた本発
明の別の実施例の断面図である。 第３Ａ図、第３Ｂ図および第３Ｃ図は、デバイスの降伏
電圧を改良するように第１層のドーピング分布を特に構
成した本発明によるデバイスの別の実施例の断面図であ
る。 第３Ｄ図は、第３Ａ図に例示した種類の本発明の代表的
な縦形電荷制御デバイスの電界分布を示すグラフである
。 第４図は、ダイオードを構成する際に使用されるような
本発明による導電率の向上した半導体デバイスの別の実
施例の１つのセルの一部分の断面図である。 第５図は、接合電界効果トランジスタ構造に適用される
ような本発明の別の実施例の断面図である。 第６図は、デプレション・モード電界効果トランジスタ
に適用されるような本発明の別の実施例の断面図である
。 第７Ａ図は、本発明による部分的に完成された半導体デ
バイスの？ｎ位セルの一実施例の上面図である。 第７Ｂ図は、本発明の部分的に完成された半導体デバイ
スの単位セルの別の実施例の上面図である。 第７Ｃ図は、本発明の部分的に完成された半導体デバイ
スの単位セルの更に別の１つの実施例の上面図である。 第７Ｄ図は、本発明の一実施例に従って製造された部分
的に完成された半導体デバイスの単位セルの上面図であ
る。 第７Ｅ図は、本発明の一実施例に従って製造された部分
的に完成された半導体デバイスの単位セルの上面図であ
る。 第８Ａ、８Ｂおよび８０図は、第２図に示すデバイスで
絶縁層の厚さが薄い酸化物から厚い酸化物に変る所の、
阻止接合に対して測定した深さの変化が、電界に及ぼす
影響を示すグラフである。 第８Ｄ、８Ｅおよび８Ｆ図は、第２図に示すデバイス内
で第１層に隣接した絶縁層の厚さの増大が電界に及ぼす
影響を示すグラフである。 第９図は、本発明のデバイスの種々のペデスタル幅に対
してキャリヤ濃度と降伏電圧の関係をプロットしたグラ
フである。 第１０図は、いくつかのＷの値につ（°）て本発明のデ
バイスのドリフト領域のオン抵抗により得られたデバイ
ス抵抗の最小計算値と電圧との関係を従来のデバイスの
同様の関係と対比して示したグラフである。 ［主な符号の説明〕 １０・・・縦形電荷制御絶縁ゲート・デバイス構造、１
２・・・第１ＶＡ、１２ａ・・・第１層の下側部分、１
２ｂ・・・第１層の上側部分、１４・・・第２層、１９
・・・別の１つの領域、２０・・・阻止接合、２２・・
・デバイスの上側表面、２４・・・溝、３２・・・絶縁
層、３４・・・絶縁層の第１の部分、３６・・・絶縁層
の第２の部分、３７・・・溝の底表面、３８・・・絶縁
層の第３の部分、４０・・・ゲート電極、５０・・・第
１層の上側部分の第１のゾーン、５５・・・第１層の上
側部分の第２のゾーン、６０・・・第１層の上側部分の
第３のゾーン。

Claims (1)

1. 【特許請求の範囲】 （１）半導体デバイスに於いて、 その中の不純物ドーピング濃度がＸである半導体材料の
   第１層、 上記第１層の上に配置され、第１の表面をそなえた半導
   体材料の第２層、 上記第１表面から上記第２層を通り抜けて上記第１層の
   中に距離Ｌ＿ｔだけ伸びて、上記第１層および第２層の
   一部を含む幅Ｗのペデスタルを形成する溝であって、上
   記ペデスタルの上記第１層部分の横縦比Ｌ＿ｔ／Ｗを０
   ．５以上、面積電荷密度ＷＸをεＥ＿Ａ＿Ｖ／２ｑ以上
   とする溝、ならびに上記ペデスタルの上記第１層部分に
   対して設けられて、この第１層部分中の上記ドーパント
   不純物から生じる電界線の向きを変えて、上記ペデスタ
   ルの上記第１層部分および上記デバイスの電圧支持能力
   を増大させる電界方向変更手段、を含むことを特徴とす
   る半導体デバイス。 （２）特許請求の範囲第（１）項記載の半導体デバイス
   に於いて、上記第２層が一導電型のキャリヤでドーピン
   グされ、上記第１層が反対導電型のキャリヤでドーピン
   グされ、上記ペデスタルの上記第２層部分に反対導電型
   の別の１つの領域が配置されており、更に、上記第２層
   に隣接して上記溝の中に第１の絶縁ゲートが配置されて
   おり、この絶縁ゲートは、バイアスされたとき、上記別
   の１つの領域と上記第１層との間に上記第２層を通って
   反対導電型のキャリヤを導電結合するためのチャネルを
   上記第２層の中に誘起する半導体デバイス。 （３）特許請求の範囲第（２）項記載の半導体デバイス
   に於いて、上記電界方向変更手段が上記溝とほぼ同じ広
   がりを持つ上記第１の絶縁ゲートの延長部で構成されて
   いる半導体デバイス。 （４）特許請求の範囲第（２）項記載の半導体デバイス
   に於いて、第１の接合が上記第１層と上記第２層との間
   に形成され、等電位構造が上記第１の絶縁ゲートと上記
   第１接合との間に等距離に伸び、上記等電位構造は上記
   第１接合から測定した深さＬ＿ｖまで伸び、上記溝およ
   び上記第１の絶縁ゲートがＬ＿ｖより大きい深さまで伸
   びている半導体デバイス。 （５）特許請求の範囲第（３）項記載の半導体デバイス
   に於いて、上記第１の絶縁ゲートの上記延長部が上記第
   １層に隣接して上記溝の中に配置された絶縁層、および
   上記絶縁層に隣接して上記溝の中に配置されたゲート電
   極を有している半導体デバイス。 （６）特許請求の範囲第（５）項記載の半導体デバイス
   に於いて、上記第１の絶縁ゲートが金属シリサイドおよ
   び耐火金属よりなる群から選ばれた導体を有する半導体
   デバイス。（７）特許請求の範囲第（５）項記載の半導
   体デバイスに於いて、上記第１の絶縁ゲートの電極が上
   記溝をほぼ充たしている半導体デバイス。 （８）特許請求の範囲第（５）項記載の半導体デバイス
   に於いて、上記溝が上記第１層に隣接した底の縁を有し
   、上記絶縁層がＮ個の部分で構成され、上記絶縁層のＮ
   番目の部分が上記溝の底の縁に近接して配置されて厚さ
   がＴ＿Ｎであり、上記絶縁層のＮ−１番目の部分が上記
   Ｎ番目の部分よりも上記第１表面に近い方に位置して厚
   さがＴ＿Ｎ＿−＿１であり、Ｔ＿ＮがＴ＿Ｎ＿−＿１よ
   り大きい半導体デバイス。 （９）特許請求の範囲第（８）項記載の半導体デバイス
   に於いて、上記溝が底表面を持ち、上記絶縁層の底部分
   が上記底表面の上に重なって、その厚さがＴ＿Ｂであり
   、Ｔ＿ＢがＴ＿Ｎより大きい半導体デバイス。 （１０）特許請求の範囲第（３）項記載の半導体デバイ
   スに於いて、上記ペデスタルの上記第１層部分に対して
   設けられた上記電界方向変更手段が、上記第１層に隣接
   して上記溝のかなりの部分にわたって上記溝の中に伸び
   る第２の絶縁ゲートで構成されている半導体デバイス。 （１１）特許請求の範囲第（１０）項記載の半導体デバ
   イスに於いて、上記第２の絶縁ゲートが上記第１の絶縁
   ゲートから分離されている半導体デバイス。 （１２）特許請求の範囲第（１０）項記載の半導体デバ
   イスに於いて、上記第２の絶縁ゲートが複数の個別の絶
   縁ゲート部分で構成されている半導体デバイス。 （１３）特許請求の範囲第（１０）項記載の半導体デバ
   イスに於いて、上記第２の絶縁ゲートが上記第１層に隣
   接して配置された第２の絶縁層、およびその上に配置さ
   れた第２のゲート電極を有する半導体デバイス。 （１４）特許請求の範囲第（１０）項記載の半導体デバ
   イスに於いて、上記第２の絶縁ゲートがポリシリコンを
   有している半導体デバイス。 （１５）特許請求の範囲第（１０）項記載の半導体デバ
   イスに於いて、上記第２の絶縁ゲートが金属シリサイド
   および耐火金属よりなる群から選択された導体を有する
   半導体デバイス。 （１６）特許請求の範囲第（１０）項記載の半導体デバ
   イスに於いて、上記ペデスタルの上記第１層部分に対し
   て設けられた上記電界方向変更手段が、上記第２の絶縁
   ゲート電極をバイアス電位源に結合するための手段を含
   んでいる半導体デバイス。 （１７）特許請求の範囲第（１）項記載の半導体デバイ
   スに於いて、上記第２層が一導電型のキャリヤでドーピ
   ングされ、上記第１層が反対導電型のキャリヤでドーピ
   ングされ、上記第２の層に隣接して上記溝の中に絶縁ゲ
   ートが配置されており、上記絶縁ゲートはバイアスが印
   加されたとき上記第２層の上記ペデスタル部分からキャ
   リヤを空乏させて上記第２層を電流が通らないようにす
   る半導体デバイス。 （１８）特許請求の範囲第（１７）項記載の半導体デバ
   イスに於いて、上記絶縁ゲートが上記溝とほぼ同じ広が
   りを持つ半導体デバイス。 （１９）特許請求の範囲第（１８）項記載の半導体デバ
   イスに於いて、上記溝が上記第１層の５０％を超えて伸
   びている半導体デバイス。 （２０）特許請求の範囲第（１９）項記載の半導体デバ
   イスに於いて、上記絶縁ゲートが上記第１層に隣接して
   上記溝の中に配置された絶縁層、および上記絶縁層に隣
   接して上記溝の中に配置されたゲート電極を有する半導
   体デバイス。 （２１）特許請求の範囲第（２０）項記載の半導体デバ
   イスに於いて、上記ゲート電極がポリシリコンで構成さ
   れている半導体デバイス。 （２２）特許請求の範囲第（２０）項記載の半導体デバ
   イスに於いて、上記ゲート電極が金属シリサイドおよび
   耐火金属よりなる群から選択された導体で構成されてい
   る半導体デバイス。 （２３）特許請求の範囲第（２０）項記載の半導体デバ
   イスに於いて、上記ゲート電極が上記溝をほぼ充たして
   いる半導体デバイス。 （２４）特許請求の範囲第（２０）項記載の半導体デバ
   イスに於いて、上記溝に上記第１層に隣接した底の縁を
   持ち、上記絶縁層がＮ個の部分で構成され、上記絶縁層
   のＮ番目の部分が上記溝の底の縁に隣接して配置されて
   厚さがＴ＿Ｎであり、上記絶縁層のＮ−１番目の部分が
   上記Ｎ番目の部分よりも上記第１表面に近い方に位置し
   て厚さがＴ＿Ｎ＿−＿１であり、Ｔ＿ＮがＴ＿Ｎ＿−＿
   １より大きい半導体デバイス。 （２５）特許請求の範囲第（２０）項記載の半導体デバ
   イスに於いて、上記溝が底表面を持ち、上記絶縁層の底
   部分が上記底表面の上に重なっていてその厚さがＴ＿Ｂ
   であり、Ｔ＿ＢがＴ＿Ｎより大きい半導体デバイス。 （２６）特許請求の範囲第（３）項記載の半導体デバイ
   スに於いて、上記ペデスタルの上記第１層部分に対して
   設けられた上記電界方向変更手段が、上記第１層に隣接
   して上記溝のかなりの部分にわたって上記溝の中に伸び
   る第２の絶縁ゲートで構成されている半導体デバイス。 （２７）特許請求の範囲第（２６）項記載の半導体デバ
   イスに於いて、上記第２の絶縁ゲートが上記第１の絶縁
   ゲートから分離されている半導体デバイス。 （２８）特許請求の範囲第（２６）項記載の半導体デバ
   イスに於いて、上記第２の絶縁ゲートが複数の個別の絶
   縁ゲート部分で構成されている半導体デバイス。 （２９）特許請求の範囲第（２６）項記載の半導体デバ
   イスに於いて、上記第２の絶縁ゲートが上記第１層に隣
   接して配置された第２の絶縁層、およびその上に配置さ
   れた第２のゲート電極で構成されている半導体デバイス
   。 （３０）特許請求の範囲第（２６）項記載の半導体デバ
   イスに於いて、上記第２の絶縁ゲートがポリシリコンを
   有する半導体デバイス。 （３１）特許請求の範囲第（２６）項記載の半導体デバ
   イスに於いて、上記第２の絶縁ゲートが金属シリサイド
   および耐火金属よりなる群より選択された導体を有する
   半導体デバイス。 （３２）特許請求の範囲第（２６）項記載の半導体デバ
   イスに於いて、上記ペデスタルの上記第１層部分に対し
   て設けられた上記電界方向変更手段が上記第２の絶縁ゲ
   ートをバイアス電位源に結合するための手段を含んでい
   る半導体デバイス。 （３３）特許請求の範囲第（１）項記載の半導体デバイ
   スに於いて、上記ペデスタルの上記第１層部分に対して
   設けられた上記電界方向変更手段が上記溝の中に配置さ
   れている半導体デバイス。 （３４）特許請求の範囲第（１）項記載の半導体デバイ
   スに於いて、上記溝が上記ペデスタルを部分的に囲んで
   いる半導体デバイス。 （３５）特許請求の範囲第（１）項記載の半導体デバイ
   スに於いて、上記溝が上記ペデスタルを囲んでいる半導
   体デバイス。 （３６）特許請求の範囲第（１）項記載の半導体デバイ
   スに於いて、上記幅Ｗが（Ｅ＿Ａ＿Ｖ）／（２ｑＶ）よ
   り大きい半導体デバイス。 （３７）特許請求の範囲第（１）項記載の半導体デバイ
   スに於いて、上記Ｘがε（Ｅ＿Ａ＿Ｖ）２／（２ｑＶ）
   より大きい半導体デバイス。 （３８）特許請求の範囲第（５７）項記載の半導体デバ
   イスに於いて、上記Ｘがほぼε（Ｅ＿Ａ＿Ｖ）／Ｗにほ
   ぼ等しい半導体デバイス。 （３９）特許請求の範囲第（３８）項記載の半導体デバ
   イスに於いて、上記Ｘがε（Ｅ＿Ａ＿Ｖ）／Ｗより小さ
   い半導体デバイス。 （４０）特許請求の範囲第（１）項記載の半導体デバイ
   スに於いて、上記ペデスタルの上記第１層部分が第２の
   ゾーンの上に配置された第１のゾーンを有し、上記第１
   のゾーンはドーピング濃度がＸ＿１で全体が上記ペデス
   タルの中に配置され、上記第２のゾーンはドーピング濃
   度がＸ＿２で、その一部分が上記ペデスタルの中に配置
   され、Ｘ＿１がＸ＿２より大きい半導体デバイス。 （４１）特許請求の範囲第（４０）項記載の半導体デバ
   イスに於いて、第１層の長さをＬ、上記第１のゾーンの
   長さをＬ＿１および上記第２のゾーンの長さをＬ＿２と
   すると、Ｘ＿１Ｌ＿１とＸ＿２Ｌ＿２の和をＬで割った
   値がε（Ｅ＿Ａ＿Ｖ）＾２／（２ｑＶ）より大きい半導
   体デバイス。 （４２）特許請求の範囲第（４１）項記載の半導体デバ
   イスに於いて、上記第２のゾーンの別の部分が上記溝の
   下に伸びている半導体デバイス。 （４３）特許請求の範囲第（４２）項記載の半導体デバ
   イスに於いて、上記第１層が更に第３のゾーンを含み、
   上記第３のゾーンが上記第１のゾーンの上に配置されて
   いる半導体デバイス。 （４４）特許請求の範囲第（４３）項記載の半導体デバ
   イスに於いて、上記第３のゾーンのドーピング濃度がＸ
   ＿３で、Ｘ＿３がＸ＿１より小さい半導体デバイス。 （４５）特許請求の範囲第（４４）項記載の半導体デバ
   イスに於いて、上記第１層の長さをＬ、上記第１ゾーン
   の長さをＬ＿１、上記第２ゾーンの上記ペデスタルの中
   にある部分の長さをＬ＿２および上記第３ゾーンの上記
   ペデスタルの中にある部分の長さをＬ＿３として、Ｘと
   ＬとＸ＿１Ｌ＿１とＸ＿２Ｌ＿２とＸ＿３Ｌ＿３との和
   をＬで割った値がε（Ｅ＿Ａ＿Ｖ）＾２／（２ｑＶ）よ
   り大きい半導体デバイス。 （４６）特許請求の範囲第（４５）項記載の半導体デバ
   イスに於いて、Ｌ＿１がＬ＿２よりも実質的に大きい半
   導体デバイス。 （４７）特許請求の範囲第（１）項記載の半導体デバイ
   スに於いて、上記ペデスタルの上記第１層部分が第１の
   ゾーンと第２のゾーンを含み、上記第１のゾーンは上記
   第２層に隣接していてドーピング濃度がＸ＿１であり、
   上記第２のゾーンのドーピング濃度がＸ＿２であり、Ｘ
   ＿１がＸ＿２より小さい半導体デバイス。 （４８）特許請求の範囲第（４７）項記載の半導体デバ
   イスに於いて、上記第１のゾーンの長さをＬ＿１、上記
   第２のゾーンの長さをＬ＿２として、Ｌ＿１がＬ＿２よ
   り実質的に大きい半導体デバイス。 （４９）特許請求の範囲第（８）項記載の半導体デバイ
   スに於いて、上記第１層の長さをＬとして、Ｘ＿１Ｌ＿
   １とＸ＿２Ｌ＿２の和をＬで割った値がε（Ｅ＿Ａ＿Ｖ
   ）＾２／（２ｑＶ）より大きい半導体デバイス。 （５０）半導体デバイスに於いて、 導電型が交互に変る半導体材料よりなる第１、第２およ
   び第３のゾーンを含む半導体材料の本体であって、上記
   第１および第３のゾーンが一導電型であり、上記第２の
   ゾーンが反対導電型であり、上記第２のゾーンと上記第
   １および第３のゾーンとの間にそれぞれ第１および第２
   のＰＮ接合を形成する半導体材料の本体を有し、 上記半導体材料の本体は上記第１および第２のゾーンの
   一部で構成された第１の表面をそなえ、ほぼ垂直な溝が
   上記第１の表面から上記第１および第２のゾーンを通っ
   て上記第３のゾーンの中まで伸びて、上記第１、第２お
   よび第３のゾーンの一部を含むペデスタルを形成してお
   り、上記ペデスタルの上記第３ゾーン部分の幅がＷで、
   上記溝の長さがＬ＿ｔであり、横縦比Ｌ＿ｔ／Ｗが上記
   ペデスタル全体を通じて０．５以上であり、 更に、上記溝によって露出された上記第１、第２および
   第３のゾーンの上記部分を覆うように上記溝の中に配置
   された絶縁層、ならびに 上記第２のゾーンと同じ広がりを持つように上記絶縁層
   に隣接して上記溝の中に配置され、かつ上記第２の接合
   を超えて伸びて、上記第３ゾーンの上記露出部分をほぼ
   おおうゲート電極を含むことを特徴とする半導体デバイ
   ス。 （５１）特許請求の範囲第（５０）項記載の半導体デバ
   イスに於いて、上記ゲート電極をオフ状態バイアス電位
   に接続して、上記第３のゾーンの大部分に関連した電界
   を上記ゲート電極に結合させて上記デバイスの逆降伏電
   圧を増大させる手段を含んでいる半導体デバイス。 （５２）特許請求の範囲第（５１）項記載の半導体デバ
   イスに於いて、上記第３のゾーンが高濃度にドーピング
   されている半導体デバイス。 （５３）特許請求の範囲第（５１）項記載の半導体デバ
   イスに於いて、上記の溝、絶縁層およびゲート電極が上
   記第３のゾーンの上記露出部分の少なくとも５０％と重
   なる半導体デバイス。 （５４）特許請求の範囲第（５１）項記載の半導体デバ
   イスに於いて、上記ゲート電極が第１の部分と第２の部
   分を有し、上記第１の部分が少なくとも上記第２のゾー
   ンと同じ広がりを持ち、上記第２の部分が上記第３のゾ
   ーンの大部分と同じ広がりを持つ半導体デバイス。 （５５）特許請求の範囲第（５１）項記載の半導体デバ
   イスに於いて、上記溝が底表面を持ち、上記絶縁層と上
   記ゲート電極が上記溝の上記底表面の上に重なっている
   半導体デバイス。 （５６）特許請求の範囲第（５１）項記載の半導体デバ
   イスに於いて、上記溝がなめらかに丸まった隅を含んで
   いる半導体デバイス。 （５７）特許請求の範囲第（５１）項記載の半導体デバ
   イスに於いて、上記第１および第２のゾーンとオーミッ
   ク接触する付加的な電極を含み、上記付加的電極が上記
   第１表面で上記第１のＰＮ接合を短絡している半導体デ
   バイス。 （５８）特許請求の範囲第（５１）項記載の半導体デバ
   イスに於いて、上記第３のゾーンに隣接して配置され上
   記第３のゾーンとの間に第３のＰＮ接合を形成する反対
   導電型の第４のゾーンを含んでいる半導体デバイス。 （５９）特許請求の範囲第（５１）項記載の半導体デバ
   イスに於いて、上記絶縁層が上記第２のゾーンに隣接し
   た厚さがＴ＿２の第１の部分、および上記第２接合およ
   び上記第３のゾーンに隣接した厚さがＴ＿３の第２の部
   分を有する半導体デバイス。 （６０）特許請求の範囲第（５１）項記載の半導体デバ
   イスに於いて、上記絶縁層がＮ個の部分で構成され、そ
   のＮ番目の部分は上記第３のゾーンに隣接して上記の溝
   の深くに配置され、Ｎ−１番目の部分は上記Ｎ番目の部
   分よりも第１の表面に近い方に位置して厚さがＴ＿Ｎ＿
   −＿１であり、上記Ｎ番目の部分の厚さはＴ＿Ｎであり
   、Ｔ＿ＮがＴ＿Ｎ＿−＿１より大きい半導体デバイス。 （６１）特許請求の範囲第（５１）項記載の半導体デバ
   イスに於いて、上記絶縁層が移行領域を含み、この移行
   領域の中では上記絶縁層の厚さが上記第２のゾーンに隣
   接した厚さＴ＿２から上記第３のゾーンに隣接した厚さ
   Ｔ＿３へと徐々に大きくなっている半導体デバイス。