JPH0671086B2 - 最小オン抵抗の半導体デバイス - Google Patents

Description

【発明の詳細な説明】 本発明は半導体デバイスに関するものであり、更に詳し
くはオン抵抗の低い縦形電荷制御絶縁ゲート半導体デバ
イスに関するものである。本発明による改良された絶縁
ゲート半導体構造を使って金属−酸化物−半導体電界効
果トランジスタ（MOSFET）のような半導体デバイスを改
良することができる。

発明の背景 従来の縦形MOSFETデバイスは予め定められた狭い限界内
で動作するように構成される。たとえば、特定の降伏電
圧を持つ従来のデバイスではドリフト領域のキャリヤ濃
度はアバランシェ電界によって設定される最大濃度より
大きくすることはできない。更に、デバイスのオン抵抗
を小さくするためにドーパント濃度をその最大限界近く
まで大きくすることは望ましくない。というのは、この
ようにドーパント濃度を増大させるとデバイスの降伏電
圧が下るからである。逆に、デバイスのオン抵抗を大き
くすることなく降伏電圧を大きくするためにドリフト領
域のキャリヤ濃度を下げることはできない。別の観点か
ら考えると、従来のデバイスの理想的なオン抵抗はドリ
フト領域の長さを移動度とキャリヤ濃度と電荷の積で割
ったものに等しい。アバランシェ電界はキャリヤ濃度の
平方根にほぼ逆比例するので、オン抵抗はドリフト領域
の長さをキャリヤ濃度の1.5乗で割ったものに比例する
と考えることができる。更に、ドリフト領域長さは降伏
電圧に比例し、キャリヤ濃度は電圧に逆比例するので、
従来のデバイスの理想的なオン抵抗は降伏電圧Ｖの2.5
乗に比例すると考えることができる。したがって一次元
解析では、従来の縦形チャネル・デバイスの理想的なオ
ン抵抗Ｒ_ONは次のように表わすことができる。

ここでN₀はリフト領域内のドーピング濃度であり、L₀は
ドリフト領域の深さまたは長さである。

上記の一次元の従来のオン抵抗の比例式はそれぞれ下記
の式（２）および（３）で表わされるガウス則の一次元
式および従来のデバイスに対する電圧式から求めること
ができる。

ここでμは半導体材料の移動度であり、εは半導体材料
の誘電率であり、Ｅ_AVはドーピング濃度N₀のドリフト領
域に対するアバランシェ電界である。したがって縦形チ
ャネル・デバイスを主な例とする従来のMOSFETデバイス
では、動作パラメータの多くが相互に関連しており、降
伏電圧やオン抵抗等の従来のデバイスの動作特性は狭い
数値の範囲でしか変えることができない。

第１図は従来の縦形チャネルMOSFETデバイスの断面を示
す。その中に絶縁ゲートが設けられる、縦方向すなわち
垂直方向の溝がN⁺ソース領域およびＰベース領域を通っ
て伸びて、更に阻止接合を横切ってデバイスのドリフト
領域の中まで短い距離Ｌ_ｔだけ伸びる。溝がドリフト領
域の中に重なる距離Ｌ_ｔは小さいことが望ましいが、通
常は0.5ミクロンのオーダである。このような小さな重
なりは、溝が完全にＰベース領域を横切って伸びるよう
にするために設けられる。デバイスの単位セルの幅をＷ
と指定すれば、縦横比Ｌ_ｔ/Wは非常に小さく、通常は0.
05のオーダである。また溝の隅でのフリンジング電界を
小さくするためにゲート電極はできる限り阻止接合に近
さいところで終端される。そうでないとデバイスの降伏
電圧ならびにゲート・ドレイン間降伏電圧が小さくな
る。したがって、縦横比Ｌ_ｔ/Wはゼロに近いことが好ま
しい。更に、最小ゲート電圧に対して最大導電率のチャ
ネルを得るために溝の中のゲート酸化物の厚さは最小に
される。従来のデバイスでは、ゲート酸化物の厚さは一
般に100乃至2000オングストロームのオーダであり、こ
のの場合、約１乃至10ボルトのゲート・バイアスでゲー
トの下の半導体基板の領域に反転層を設定してチャネル
を誘起することができ、印加されたゲート・バイアスに
応じてデバイスを導通させることができる。2000オング
ストロームより厚いゲート酸化物は、縦形チャネルのデ
バイスでは使用されなかった。というのは、このような
厚い酸化物を使用すると、ゲート・バイアスの効果が損
なわれて、所要の反転層の設定を妨げるか、または逆に
所要のチャネル導電率を設定するためにより大きなゲー
ト・バイアスを必要とするからである。

発明の目的 したがって本発明の１つの目的は、デバイスの動作パラ
メータの相互の関連性が従来の縦形半導体デバイスに比
べて小さく、好ましくは動作パラメータが互いに関連し
合わないようにした改良された縦形電荷制御半導体デバ
イスを提供することである。更に詳しくは、本発明の１
つの目的は、デバイスのオン抵抗を降伏電圧とはほぼ独
立に調整することができる縦形電荷制御デバイスを提供
し、したがってオン抵抗が最小で降伏電圧の高いデバイ
スを提供することである。

本発明の基本的な目的は、寸法と降伏電圧がほぼ同じ従
来のデバイスによって制御される順方向電流の大きさと
比較して比較的大きい順方向電流を確実に制御すること
ができる新しい改良された絶縁ゲート半導体デバイスを
提供することである。

本発明のもう１つの目的は、ほぼ垂直な溝がデバイスの
第１表面の中に伸びて、更にドリフト領域のかなりの部
分の中まで伸びることにより、デバイスのペデスタル
（すなわち台状部分）を規定し、典型的にはこの台形部
分を囲むようにした縦形電荷制御絶縁ゲート半導体デバ
イスを提供することである。もちろん商用のデバイスに
は１つ以上のペデスタルを規定する１つ以上の溝が含ま
れる。絶縁ゲート構造は各溝の中に配置され、デバイス
の垂直なペデスタルに隣接している。絶縁ゲートはデバ
イスの阻止接合を超えてかなりの長さ伸び、リフト領域
または電圧支持領域のかなりの部分と同じ拡がりを持
つ。好ましい実施例では、デバイスのオン抵抗を小さく
するためにドリフト領域または阻止領域が高濃度にドー
ピングされる。絶縁ゲート構造はデバイスの中で電荷制
御を行なう。デバイスのドリフト領域または阻止領域の
ペデスタル部分の中のイオン化されたドーパント不純物
に関連した電界が絶縁ゲートに結合され、これによりデ
バイスの逆バイアス降伏電圧が大きくなる。

したがって本発明の１つの目的は、上記の一次元の式
（１）乃至（３）によって特定される狭い限界内で作す
るように拘束されることのない縦形電荷制御デバイスを
提供することである。

本発明では、デバイスの他のパラメータを著しく損なう
ことなく降伏電圧またはオン抵抗のようなデバイスの１
つのパラメータを調節するためのより広い融通性が得ら
れる。したがって、本発明のデバイスはそれぞれ次の式
（４），（５）および（６）によって表わされるオン抵
抗、電圧および電荷密度の理想的な一次元の式に従って
動作すると考えることができる。

ここでμは半導体材料の移動度、εは半導体材料の誘電
率、Ｅ_AVはアバランシェ降伏電界、ｑは電荷、Ｎはドリ
フト層の中のキャリヤ濃度、Ｗはペデスタルの幅、Ｌは
デバイスのソース電極とドレン電極にそれぞれ隣接する
ベース領域と基板領域との間に伸びるドリフト領域の長
さ、Ｗ_Ｔは溝の幅である。明らかに本発明のデバイスに
よってデバイスのオン抵抗および降伏電圧をより広い範
囲内に設定する融通性が得られる。これらの式は本発明
によるデバイスの簡略化された理想的な実施例を対象と
している。後で詳細に説明するように、デバイスの構造
を変えてデバイスの性能を改良することができるので、
これらの式が特定のデバイスの動作を正確に反映し得る
ようにこれらの理想式を変更する必要があるかも知れな
い。

更に詳しくは、本発明の１つの目的は、デバイスのペデ
スタルの大部分の周囲に近接して伸び、しかもそれから
酸化物層によって隔てられた絶縁ゲートまたは電荷制御
電極を提供することである。この絶縁された電荷制御電
極は阻止接合を横切り、デバイスの阻止領域またはドリ
フト領域のかなりの部分に近接して伸びる。デバイスが
その逆バイアスされた阻止状態にあるとき、ゲート電極
は浮動（フローティング）させることができるが、適当
にバイアスしてチャネルが導通しないようにすることが
好ましい。ペデスタルのドリフト領域中のイオン化され
た不純物から生じる電気力線はオン状態時の電流の方向
（これは通常垂直方向すなわちデバイスの他の領域に向
う方向）の従来の向きからそれて、デバイスの上側表面
にほぼ平行に、デバイスの他の領域から離れてゲート電
極に向うように、したがってオン状態時の電流の方向に
対して横切る方向に向きが変えられる。

本発明のもう１つの目的は、ペデスタルに隣接した絶縁
ゲート構造に含まれる絶縁層のうち、ドリフト領域の下
側部分に隣接した部分を厚く、かつチャネル領域とデバ
イスのドリフト領域の上側部分に隣接した部分を薄くし
た縦形電荷制御絶縁ゲート半導体デバイスを提供するこ
とである。薄い部分から厚い部分への移行部分は溝の深
さ全体にわたってまたはそれのブロッキング接合に隣接
した溝の小部分にわたって急峻でなくゆるやかに傾斜し
た部分とすることが好ましい。

本発明のもう１つの目的は、デバイスの降伏電圧がデバ
イスの阻止領域のキャリヤ濃度に反比例しないで、ドリ
フト領域のドーピング密度からほぼ独立であるような縦
形電荷制御半導体デバイスを提供することである。

本発明の更にもう１つの目的は、阻止領域のキャリヤ濃
度がデバイスのペデスタルの幅に反比例するような縦形
電荷制御半導体デバイスを提供することである。

本発明の更にもう１つの目的は、縦形電荷制御半導体デ
バイスの阻止領域のドーピング濃度を大きくすることに
よりオン抵抗を小さくするとともに、アバランシェ降伏
が生じる予め指定された臨界電界値Ｅ_AVより小さい値に
ピーク電界を維持することである。

本発明の更にもう１つの目的は、オン抵抗が低く、降伏
電圧が高く、また阻止接合とゲート電極の下側の縁との
間で測定した溝の中に配置されたゲート電極の長さをＬ
_ｇとし、かつ互いに隣り合う溝の間で測定されたペデス
タルの幅をＷとしたとき、ブロッキング領域の横縦比Ｌ
_ｇ/Wが0.5以上であり、好ましくは１以上である絶縁ゲ
ート制御縦形電荷制御半導体デバイスを提供することで
ある。

本発明のデバイスでは、ペデスタルの幅が大きくなるに
つれてペデスタル中のドーピング密度が小さくなるよう
に、ペデスタルの幅Ｗとドーピング濃度Ｎの積をほぼ一
定とし、0.5−4E12/cm²のオーダ、好ましくは２−3E12/
cm²とすることが好ましい。

本発明のもう１つの特定の目的は、オン抵抗の低い、す
なわち60ボルト定格でオン抵抗が1mΩ・cm²より小さ
く、200ボルト定格でオン抵抗が5mΩ・cm²より小さい新
しい改良された絶縁ゲート・デバイスを提供することで
ある。

発明の要約 本発明の上記の目的および特徴ならびに他の目的および
特徴を達成するため、好適実施例では、半導体材料の第
１層とその上に配置された半導体材料の第２層を有する
縦形電荷制御半導体デバイスを提供する。

好ましいダイオードの実施例では、第２層は一導電型の
材料で構成し、第１層はその反対の導電型のキャリヤを
含む。他の実施例では、第２層は一導電型またはその反
対の導電型の材料で構成する。絶縁ゲート・デバイスの
実施例では、第２層は一導電型とし、反対導電型の別の
１つの領域を第２層の中に設ける。構成しようとする絶
縁ゲート・デバイスの種類に応じて、第１層の下に１つ
以上の付加的な層を設ける。第２層を通って第１層の中
まで伸びるように溝が設けられる。溝は、別の１つの領
域があれば、この領域をも通って伸びて、第１層の中に
かなりの長さまで伸びる。このようにして溝は、第１お
よび第２の層の一部、そしてもう１つの領域がある場合
にはその一部を含むペデスタルを形成する。一実施例で
は、溝は水平断面で環状の形である。この代りに、溝は
一緒にしたときデバイスのペデスタル部分を形成する複
数の溝セグメントで構成することができる。殆んどの用
途では、溝は連続しており、ほぼ矩形のドーナツ形の形
状を有するが、そのかわりに溝に数個の不連続な部分を
含めて、複数のセグメントで構成することができる。

デバイスにはまた第１層に対して電界方向変更手段を設
けて、第１層中のイオン化された不純物に関連した電気
力線を、オン状態時の電流の方向にしたがって第２層の
方に向う従来の向きから、第２層を離れて電界方向変更
手段の方へ向う向き、すなわちオン状態時の電流の方向
に対して横切る向きに変えることにより、第１層の電圧
支持能力とデバイスの降伏電位を大きくする。

この電界方向変更手段は第１層のかなりの部分に隣接し
て溝の中に配置された絶縁ゲート構造を含むことができ
る。絶縁ゲート構造の絶縁層は二酸化シリコン等の自然
酸化物で構成することができ、ゲート電極はポリシリコ
ン、ポリシリサイド、またはタングステン等の高温耐火
金属で構成することができる。オフ状態および阻止動作
中、絶縁ゲートは浮動するようにしてもよい。しかし、
好ましくは、絶縁ゲートを適当な電位でバイアスするこ
とにより、チャネルが導通しないようにするとともに、
第１層中のイオン化された不純物によって設定された電
界を第２の層から離すようにそらし、好適実施例では絶
縁ゲートをこの電界と結合させて望ましくない電界によ
る降伏を防止し、デバイスの阻止電圧を増大させる。こ
のような阻止電圧はは第１層の接触電位よりも第２層の
接触電位に近い方が好ましい。絶縁ゲート制御デバイス
では、第１層内の電界をそらすために使用される絶縁ゲ
ート構造は制御ゲートの一体の延長部とすることができ
るし、あるいは制御ゲートと別にすることもできる。典
型的なエンハンスメント・モードのMOSFETでは、電界方
向変更用絶縁ゲートをオフ状態でソース電極に接続する
ことができる。

ゲート絶縁層は溝の深さ全体にわたって一様な厚さとす
ることができ、あるいは本発明の一面に従って、第１の
層に隣接した厚さT₁の第１の部分と、第２の層、阻止接
合、および阻止接合のすぐ近くの第１層の部分に隣接し
たT₁以下の厚さT₂を持つ第２の部分とを含むように製造
することができる。絶縁層の第１の部分と第２の部分
は、酸化物の厚さが徐々に増加する酸化物層よりなる移
行領域によって相互接続することができる。代りの実施
例では、絶縁層を傾斜した層で構成することができる。
この傾斜層は溝の下端すなわち底に近いところで厚く、
デバイス表面に近いところでは薄くなる。また溝の底で
の絶縁体の厚さは溝の側壁での絶縁体の厚さより大きく
することが好ましい。たとえば、酸化に先立って、酸
素、窒素または他の非ドーピング用の物質を注入して溝
の底面を損傷することによって局部的に酸化物の成長を
増大させることにより、絶縁体の底の厚さを大きくする
ことができる。第２層のすぐ近くに存在する絶縁層の部
分は除去してもよいし、別の領域が存在しない場合は表
面不動態化のために残してもよい。同様に、別の領域が
存在しない場合はゲート電極を第２層に隣接させる必要
はないが、処理のやり易さの点で設けてもよい。

本発明によるデバイスを製造する方法は、第１層を構成
する部分的に処理したウェーハのような半導体材料の本
体を設けるステップ、およびその上に第２層を設けるス
テップを含む。第２層は一導電型とし、第１層は反対導
電型とすることができる。接合電界効果トランジスタ
（JFET）またはショットキー・ダイオードの場合には第
２層を反対導電型とすることができる。接合ダイオード
の場合には、第２層は前記の一導電型とすることができ
る。MOSFETでは、第２層は一導電型とし、その中に別の
１つの半導体領域を設けることができる。

第１層の上に少なくとも第２層を設けた後、第２層を通
って第１層の中にかなりの長さまで伸びるほぼ垂直な溝
をエッチングにより形成することにより、半導体材料の
ほぼ垂直なペデスタルを形成する。デプレション・モー
ドのMOSFETでは、別の１つの領域と第１層との間に反対
導電型のチャネルを設定することができる。溝の内側の
ペデスタル上に絶縁層が配置され、絶縁層の上にゲート
電極が配置される。

このようにして本発明は導電率を向上させた改良された
縦形電荷制御絶縁ゲート半導体デバイスを提供する。こ
こに開示した縦形電荷制御絶縁ゲート半導体デバイスは
電流密度を大きくして動作させることができる。更に、
これらの改良はデバイスの垂直方向すなわちアノード・
カソード間の降伏電圧に著しい劣化またはマイナスの影
響を与えることなく達成される。

新規性があると考えられる本発明の特徴は特許請求の範
囲に規定されている。しかし、本発明自体の構成と動作
方法、ならびに本発明による導電率を向上した縦形電荷
制御絶縁ゲート半導体デバイスの付加的な目的、特徴お
よび利点は図面を参照した以下の詳細な説明により最も
良く理解することができる。

好適実施例の詳細な説明 本発明の縦形電荷制御絶縁ゲート半導体構造は広範囲の
絶縁ゲート半導体デバイスに適用可能であり、種々の異
なる半導体材料から製造することができる。以下の説明
では、本発明の導電率を向上した縦形電荷制御絶縁ゲー
ト半導体デバイスをシリコン基板に構成した数個の実施
例を開示する。というのは、現在入手し得る半導体デバ
イスのうち大多数はシリコン・デバイスすなわちシリコ
ン基板に製造されたデバイスであるためである。したが
って、本発明の最も普通に生じる用途はシリコン基板を
用いたデバイスである。しかし、ここに開示する本発明
はゲルマニウム、ガリウムひ素、および他の半導体材料
でも有用に用い得る。したがって、本発明の用途はシリ
コン半導体材料で製造されたデバイスに限定されるもの
でなく、多数の半導体材料のいずれで製造されたデバイ
スにも及ぶ。

更に、ここではシリコン・デバイスを対象とした幾つか
の好適実施例について説明するが、これらは本発明の好
ましい実施の態様を例示したもので、本発明の範囲また
は適用可能性を限定するものと考えるべきでない。更
に、例示の実施例は本発明の導電率を向上した縦形電荷
制御絶縁ゲート構造をダイオードならびにエンハンスメ
ント・モードおよびデプレション・モードのMOSFETに適
用したものであるが、改良された絶縁ゲート構造はこれ
らのデバイスに限定されるものではない。これらのデバ
イスは商用の好ましいデバイスと考えられるものに対す
る本発明の有用性と適用を示すために挙げたものであ
る。特に、本発明によってリフト領域の長さが短縮でき
るので、本発明は高い逆電圧を支持すなわち阻止する必
要のない絶縁ゲート半導体デバイスにも容易に適用でき
る。更に本発明は縦形デバイスの中の電流導電率と電流
密度を向上させるものであるが、縦形チャネルに付随す
るセル寸法とセル反復距離が小さくなるという利点から
セル密度も向上することを認識されたい。更に本発明の
説明では本デバイスの動作が理解しやすいようにいくつ
かの式を示しているが、これらの式は理想化された例に
あてはまるものであって、本発明の動作原理を強調する
ことを目的とするものであり、本発明の範囲が適用可能
性を限定するものでないことを理解されたい。

第２図乃至第７図においては、本発明の説明が理解しや
すいように対応する部分は同じ参照番号で表わしてあ
る。また、半導体デバイスの種々の部分は縮尺して描い
ていないことに留意されたい。本発明の説明を明確に
し、理解しやすくするためいくつかの寸法は他の寸法に
対して誇張されている。説明のための本発明の導電率を
向上した縦形電荷制御絶縁ゲート構造は各々の特定の実
施例では特定のＰ型領域とＮ型領域を含むように示して
あるが、たとえば図示したデバイスの相補的なデバイス
を形成するために各種領域の導電型を逆にした縦形電荷
制御デバイスにも同様に適用可能であることは当業者に
は明らかであろう。

更に、ここに図示した実施例は２次元の図で示し、デバ
イスの種々の領域が長さと幅を持つものとして示してあ
るが、これらの領域は３次元構造で配置された複数のセ
ルで構成されたデバイスの１つのセルの一部分だけを示
したものである。したがって実際のデバイスを製造した
とき、これらの領域は長さ、幅、および深さの３つの寸
法を有する。

第2A図は本発明の好適な一実施例を示し、デバイスの中
心部分を通る垂直な軸線に対して対称なMOSFETの１つの
セルの一部に適用したものである。全体を10で表わした
本発明による導電率を向上した縦形電荷制御絶縁ゲート
半導体デバイス構造は、図に示すように、Ｎ型導電層と
して表わした第１層12を構成する、部分的に処理された
ウェーハを含む。第１層12はN⁺層として示した高濃度に
ドーピングされた下側部分12aおよびＮ層として示した
中位の濃度にドーピングされた上側部分12bを含む。高
濃度にドーピングされた部分はオーミック接触の設定を
容易にする。第１層12の上側部分12bの詳細な構造とド
ーピング分布による利点は第3A図乃至第3C図を参照して
後で説明する。アノード電極金属接触パッドのような接
触パッド11が第１層12の下の表面13に配置されて表面13
とオーミック接触する。

Ｐ型層として図示された一導電型の第２層14が反対導電
型の第１層12の上に配置される。Ｎ導電型ソース領域と
して示される別の１つの反対導電型の領域19が第２層14
の中に配置される。第１のPN接合すなわち逆阻止接合20
が一導電型の第２層14と反対導電型の第１層12との間に
形成される。第２の接合21がソース領域19と第２層14と
の間に形成される。第２層14の一部とソース領域19の一
部がデバイスの上側表面22を形成する。ソース電極23の
ような電極が第２層14とソース領域19の上に、それらと
オーミック接触して配置され、PN接合21を短絡する。デ
バイスは３次元であるので、図示断面を垂直軸線のまわ
りに180゜回転したものと考えることにより本発明をよ
り良く理解することができる。この場合、いずれの断面
も第2A図に示すようになる。

半導体材料の中の溝24はソース領域19および第２層14を
通って第１層12の中まで伸びる。この溝の側壁25により
デバイスのペデスタル部分が規定される。溝24の側壁25
の上に絶縁層32が配置される。絶縁層32の上にゲート電
極40が配置される。ゲート電極40はペデスタル内の第１
層12の部分のイオン化された不純物により生じる電界に
結合する。このイオン化された不純物に関連した電界に
結合することにより、ゲート電極40はこの電界の向きを
変えて、デバイスが独特の動作特性を有するようにす
る。

本発明の縦形電荷制御デバイスの基本構造に種々の変更
を加えて特定の改良されたデバイスを得ることができ
る。特に、ペデスタルの幅を4V/E_AVより小さくすると、
ドリフト領域12のペデスタル部分のドーピング濃度は従
来のデバイスの最大ドーピング濃度N₀を超えて大きくす
ることができる。そのかわりに、ドリフト領域12の長さ
を従来のドリフト領域の長さの1/2以下に短縮すること
ができる。以下の説明では、本発明の各々の構造的特徴
とそれによって得られる利点をより詳しく考察する。

第2A図には等電位線E₁を表わす構成も示されている。等
電位線E₁は第２層14、第１の接合20の空乏領域およびゲ
ート電極（電荷制御電極とも呼ぶ）40からほぼ等距離の
所に位置している。Ｌ_ｖはこの領域が第１層12の中に伸
びる最大長さを示している。Ｌ_ｖは接合20の空乏領域の
中点から測定される。この領域内では、電気力線はほぼ
垂直であり、ペデスタルのこの領域内でのデバイスの動
作は式（１）乃至（３）によって表わすことができる。
等電位線の外側の領域は電荷制御電極40によって影響さ
れ、したがってペデスタルのこの領域の外側でのデバイ
スの動作は式（４）乃至（６）によって表わすことがで
きる。

第１層12のイオン化された不純物に関連した電界を適切
に制御することは本発明にとって極めて重要である。垂
直なペデスタルに於ける電界降伏は電界が最大のところ
で起ることがわかった。電界降伏の起りやすいデバイス
の４つの特定の降伏領域を第2A図では文字A,B,Cおよび
Ｄで表わしてある。

降伏領域Ａは、それぞれデバイス10の中心近傍の第１お
よび第２の層12および14の間の阻止接合20の所にある。
この位置における降伏は、第１層12の中のキャリヤ濃度
が大き過ぎるかまたはペデスタルの幅Ｗが大き過ぎるこ
とにより電荷制御ゲート電極40が第１層の中の電界の充
分な部分に結合しない場合に生じ、PN接合20が降伏す
る。詳しく述べると、降伏を避けるためにはデバイスを
Ｌ_ｖNqがεＥ_AVより小さくなるように構成しなければな
らない。ここでＬ_ｖは通常の降伏特性がドリフト領域に
伸びる深さ、Ｎは第１層内のドーピング濃度、Ｅ_AVはア
バランシェ降伏電圧、ｑは電荷、εは誘電率である。

降伏領域Ｂでは、酸化物の厚さT₂が薄過ぎる場合、およ
び厚さT₂からT₁への移行部分が阻止接合20の離れ過ぎて
いるか、あるいはこの移行が大き過ぎるすなわち急峻で
ある場合に、側壁25に沿った経路で降伏が生じる。

降伏領域Ｃでは、溝24の横隅で降伏が生じ得る。この隅
を通る電界は必らず局部的に大きくなるので、降伏を防
ぐためには適切な絶縁層を設けなければならない。

降伏領域Ｄでは、酸化物の厚さが薄過ぎる場合、または
溝の下にある第１層12の部分のキャリヤ濃度が高過ぎる
場合に、溝24の底37を第１層12に短絡する径路で降伏が
生じる。これは通常、制御因子ではない。

このように、本発明の縦形電荷制御デバイスの理論的お
よび機能的特性を考えたので、詳細な説明の以下の部分
では本発明のデバイスの種々の構造的特徴を明らかに
し、デバイスの動作特性を改良する上で各構造が果す役
割について述べる。

垂直な溝24はデバイスのペデスタルの側壁25を露出させ
る。すなわち、ソース領域19の側壁部分27、第２層の側
壁部分28および第１層14の側壁部分30を露出させる。
「ほぼ垂直な溝」という用語の意味を第2B図および第2C
図を参照して後で詳しく説明する。第2A図の溝24はほぼ
垂直な溝の１つの例を表わす。溝24の長さすなわち溝24
が第１層12の中まで伸びる深さは、利用し得る処理方法
とペデスタルの第１層部分のドーピング分布の影響を受
けることがある。ペデスタルの第１層部分のドーピング
分布については後で第３図を参照して詳しく説明する。
第2A図に示す第１の実施例では、第１層12全体にわたっ
て一様なドーピング分布にされる。溝24は第１層12の50
％を超えて伸びる。この第１層12の中の溝24の長さは阻
止接合20と溝の底面との間で測った長さＬ_ｔである。一
実施例では垂直な溝24は垂直方向の断面がほぼ矩形であ
り、横方向すなわち水平方向の断面が円形である。その
上面図は第7E図に示されている。ペデスタルは幅Ｗを持
つ。従来のデバイスでは比Ｌ_ｔ/Wがゼロに近いのに対し
て、本発明のデバイスでは比Ｌ_ｔ/Wは0.5より大きいこ
とが望ましく、１以上である方が好ましい。

所定の半導体本体に１つの溝24を設けて、この半導体本
体を実質的に複数の別々のセルに分割することができ
る。この場合、隣り合う溝部分の間にある半導体本体の
部分は定義によりデバイス10のセルのペデスタル部分で
ある。第2A図のペデスタルは１つの溝24によって部分的
に囲まれていると考えることができるし、あるいはその
かわりにペデスタルの対向する側壁が、好ましくペデス
タルの垂直軸線に対して対称に配置された別々の溝24に
より形成されていると考えることもできる。このような
代りの実施例の上面図が後で説明する第7B図および第7C
図に示されている。

溝24を設けないで、そのかわりにゲート電極40と絶縁層
32を切断していない第１層12に隣接して配置することが
できることも当業者には理解されよう。しかし、溝を設
けた構造によってデバイスの半導体本体を最大限に使用
できるので溝を設ける方が好ましい。更に詳しくは、半
導体ウェーハの中に互いに近接して複数の溝24を設け
て、複数のセルを近接して形成することにより、利用し
得るデバイスの半導体本体を最大限に利用することがで
きる。

溝24の第１の側壁部分30はデバイス10の電圧を支持する
阻止領域またはドリフト領域を構成する第１層12のかな
り大きな部分にわたる。これにより電荷制御ゲート電極
40に隣接する第１層12の表面積、したがって本発明に従
って縦形電荷制御を受ける第１層12の表面積が最大とな
る。更に、第１層12の露出した表面積は、セルまたはペ
デスタルの幅を小さくして単位面積当りのセル数をふや
すことにより大きくすることができる。MOS制御デバイ
スでは、デバイスの絶縁ゲート制御を設定するために側
壁25の第２の側壁部分28とソース部分27が設けられる。

図示のように絶縁層32はそれぞれ第１および第２の層12
および14に隣接し、厚さがそれぞれT₁およびT₂の第１お
よび第２の部分34および36を有する。但し、T₁はT₂より
大きい。そのかわりに絶縁層32は１つの一様な厚さにす
ることができる。あるいは絶縁層32を厚さがＴ_Ａ,T_Ｂ…
Ｔ_Ｚの複数の領域で構成し、各領域の厚さは最大厚さの
Ｔ_Ａから最小厚さのＴ_Ｚまで順次薄くなるようにし、絶
縁層32の厚さＴ_Ａの部分Ｔ_Ａが第１層12に隣接し、絶縁
層32の厚さＴ_Ｚの部分が第２層14に隣接するように配置
してもよい。

絶縁層32の第１の部分34と第２の部分36との間の移行領
域35は急峻な界面または傾斜した界面として作ることが
できる。本発明の実施に際しては、デバイスの降伏電圧
を小さくするた傾向のある電界の急激な遷移を避けるた
め、絶縁層32の移行領域35を急峻でない界面、望ましく
は傾斜した界面として設定することができる。

絶縁層32の２つの部分の間の滑らかな移行を達成し得る
程度は、大部分、利用し得る処理方法によって左右され
る。第2A図に図示されていないが、２つ以上の工程で溝
24を形成することにより急峻でない移行領域35が得られ
ることがわかった。すなわち第１工程で、湿式エッチン
グまたは反応性イオン・エッチングにより、別の１つの
領域19がある場合はこの領域19、および第２層14を通っ
て、第１層12の中まで部分的に伸びる溝を形成する。そ
の後、厚さがT₂の薄いゲート酸化物を側壁25の露出部分
27および28の上に成長させることにより、領域19が存在
する場合にはその領域19および第２層14、ならびに第１
層12の小部分に隣接して絶縁層32の薄い第２の部分36を
形成する。次いで薄い酸化物層36の上に（図示しない）
窒化物層を配置して側壁部分27および28のそれ以上の酸
化を防止する。その後、たとえば反応性イオン・エッチ
ングにより、溝の底から過剰な窒化物を除去して、側壁
部分27および28をおおう酸化物の上の薄い窒化物の被膜
を残し、これにより側壁スペーサを形成する。第２工程
で、シリコンを侵食するが側壁の窒化物はほとんど侵食
しない反応性イオン・エッチング等の方向性エッチング
を用いることにより、溝24を第１層12の中に所望の長さ
まで伸すことができる。次に、溝の側壁25の新たに露出
した部分30を酸化することにより絶縁層32の厚い第１の
部分34を形成する。次に、特に窒化物材料に対するエッ
チ液によって、前に堆積した窒化物層を除去する。この
例では、絶縁層32に厚い第１の部分34とより薄い第２の
部分36が形成される。

絶縁層32を薄い酸化物から厚い酸化物へ滑らかに移行す
るように作るためには、溝24の全長Ｌ_ｔを多数のセグメ
ントに分割して、溝24の任意の各々の小さい部分に対し
て上述と同様な工程を順次実施する。この工程では、各
セグメントをエッチングし酸化し、次いで露出した酸化
物を窒化物でおおって、別の１つの側壁スペーサ・セグ
メントを形成する。続いて、次の溝セグメントをエッチ
ングして同様な処理を行い、最終的な絶縁層が得られる
まで順次実施する。調査を行なったところによれば、厚
さが徐々に増加する絶縁層を用いれば改良が期待される
ものの、２つの別々の層34および36の間に急峻でない移
行領域35を有する絶縁層32が殆んどの商用のデバイスに
対して満足し得るものであることがわかった。詳しく述
べると、典型的な100ボルトトの降伏電圧のデバイスで
は滑らかに移行する絶縁層によって第１層12のキャリヤ
濃度を1.1から1.45E16（キャリヤ数/cm³）に増大するこ
とが可能となり、デバイスのオン抵抗が改善される。

絶縁層32の隅部分39の形状と厚さもデバイスの降伏電圧
に影響する。高密度の電界が溝の隅を通過するのでで、
絶縁層32の隅部分39をできる限り厚くすることが望まし
い。酸化物の隅部分の典型的な厚さＴ_Ｃは、100乃至200
ボルトのデバイス降伏に対しては10000乃至14000オング
ストロームである。溝24の内側の隅をできる限り大きい
曲率半径で滑らかに丸めることも好ましい。曲率半径を
改良するには、最初に隅表面を酸化した後、酸化物を除
去して拡大した丸まった隅を残す。この場合、隅部分に
関連する電界の分布はより急峻でなくなる。丸まった隅
では、一様な隅の酸化物を用いることができるので、所
定の構造内で同じ降伏電圧を得ることができる。

溝24の底の表面37はほぼ平らな表面として図示されてい
る。図示するように絶縁層32の第３の部分38は溝24の底
をおおっている。絶縁層32の第３の部分38の厚さはＴ_Ｂ
であり、これは絶縁層32の第２の部分36の厚さT₂より大
きく、かつ絶縁層32の第１の部分34の厚さT₁にほぼ等し
いか、それより大きくすることができる。この第３の部
分38は、たとえば溝24の底の表面を損傷させて、この表
面上での酸化物の成長をより速めることにより、他より
厚く成長させることができる。

絶縁層32の厚さは重要である。絶縁層32の第２の部分36
の厚さは、半導体層14の中にゲート誘起チャネルを設定
するためにゲート電極40に加えなければならない電圧の
大きさに直接関係する。絶縁層32の第１の部分34および
底部分38の厚さT₁およびＴ_Ｂは絶縁層32の絶縁能力に関
係している。厚い部分34および38によってゲート電極40
に大きな電圧を加えることができ、このためゲート電極
40はより強い電界を再配向する（すなわち向きを変え
る）ことが可能となる。したがって、デバイスの垂直な
ペデスタルの第１層12をより高いドーピング濃度にドー
ピングして、第１層12の導電率を向上させること、換言
すれば抵抗率を下げることができる。

デバイス10の第１層12のペデスタル部分のオン抵抗は溝
の側壁の上に配置された絶縁層32の厚さに比例する。絶
縁層32の厚さＴを最小にすることによりオン抵抗を最小
にすることが望ましい。絶縁層32が薄い程、より高い導
電率の蓄積層が設定され、これは第１の層の抵抗をある
程度下げる。同時に、厚さは、デバイス10の絶縁層32の
隅部分および側壁部分を横切る電界降伏を避けるために
必要な最小厚さよりも大きい厚さに維持する。典型的な
100ボルトのデバイスでは、Ｔは次のように選ぶことが
できる。

I.一様な厚さの場合 絶縁層32;T:1500乃至2000オングストローム II.セグメントに分けた絶縁の場合 第２の部分36;T₂:100乃至1500オングストローム 第１の部分34;T₁:1500乃至10000オングストローム 第３の部分38;T_Ｂ:1500乃至10000オングストローム 隅部分39 ;T_Ｃ:1500乃至15000オングストローム このようにして絶縁層の厚さT₁,T₂,T_ＢおよびＴ_Ｃは他
のデバイス・パラメータから完全に分離されてはいない
が、妥当な限界内のデバイスの形状から独立している。
したがって、デバイスの形状と種々の領域のドーピング
・レベルはオン時コンダクタンス（またはオン抵抗）お
よび製造上の必要条件のような他の考慮に基いて設定す
ることができる。一般に、最高の降伏電圧と最高のキャ
リヤ濃度が得られるように酸化物の厚さとチャネルの寸
法を選択して、デバイスのオン状態性能を最大限にしな
ければならない。

阻止接合20に対する絶縁層の移行領域35の配置も重要で
ある。移行領域35は第１層14に隣接して配置しなければ
ならず、また阻止接合20から距離Y₁だけ離れていなけれ
ばならない。最小でもY₁は0.1ミクロンでなければなら
ない。垂直方向の距離Y₁は阻止接合20から絶縁層の移行
領域35の中心まで測った距離である。距離Y₁を大きくす
ると阻止接合20の近くのゲート電極が行なう縦形電荷制
御の効率が向上するので、降伏電圧が適度に改良され
る。絶縁層32の第１の部分34の厚さT₁および接合からの
距離Y₁の変化がデバイスの電界に及ぼす影響の詳細は後
で第8C,8Dおよび8E図を参照して解析する。

前述したように、ゲート電極40は絶縁層32の上で、かつ
溝24の中に設けられる。図示した実施例ではゲート電極
40は本発明32の不規則な表面に従ってほぼ一様な厚さと
なっているが、この図は説明のため示したものである。
より一般的にはゲート電極40が隣り合うペデスタルの間
の溝24をみたす。ゲート電極材料はポリシリコンで構成
することができ、これは一導電型または反対導電型のキ
ャリヤで適当な導電率にドーピングすることが好まし
い。そのかわりに、ゲート電極材料はポリシリサイ、ま
たはタングステン等の耐火金属で構成することもでき
る。更に図ではゲート電極40は絶縁層32の第１の部分34
と第２の部分36の両方の上に連続して伸びているが、絶
縁層32の第１の部分34と第２の部分36の上に別々のゲー
ト電極（図示しない）を設けて別々に制御できるように
することも本発明の範囲内である。第１層中のイオン化
されたキャリヤから生じる電界のできるだけ多くに結合
することが望ましいので、ゲート電極40は絶縁層32の第
１、第２および第３の部分34,36および38の上でほぼ連
続し、適当な電位にバイアスすることが好ましい。絶縁
層とゲート材料層を交互に形成した種々の階層構造を溝
24の中に設けることができることもわかる。特定の層の
ゲート電極材料が第１層の小部分だけにわたって伸びて
いても、すべての層のゲート材料を含むゲート電極40は
第１層12に隣接する側壁部分30にわたって実質的に連続
していることが好ましい。

ゲート電極40は溝24の中に深さＬ_ｇまで伸びる。ゲート
電極40の下側の縁は溝24の底面から絶縁層32の第３の部
分38の厚さだけ離れているので、ゲート電極の長さＬ_ｇ
は溝の長さＬ_ｔに非常に近くなる。実際の実施例では、
絶縁層32の第３の部分38の厚さは1000オングストローム
より大きいことが好ましく、通常1500乃至10000オング
ストロームのオーダである。絶縁層32の第３の部分38の
厚さが相対的に薄いので、溝の長さＬ_ｔはゲートの長さ
Ｌ_ｇに近似的に等しい。したがって、溝について横縦比
Ｌ_ｔ/Wは電極についての横縦比Ｌ_ｇ/Wに近い値になる。
この場合、ゲート電極の長さＬ_ｇとペデスタルの幅Ｗと
比は0.5以上であり、好ましくは１以上である。

ゲート電極44は溝24の深さ一杯に伸びる必要はないが、
ゲート電極がたとえば絶縁層32によって占められていな
い溝24の深さ全体を充たし、第１層12に隣接して最大限
の電荷制御を行なうことが好ましい。

したがって本発明のデバイスでは、ゲート電極がバイア
スされているか否かに拘わらず、ゲート電極40の間に配
置された第１層12のペデスタル部分の降伏電圧をゲート
電極40の存在によって小さくすることができる。ゲート
電極がバイアスされていない場合、ゲート電極はソース
電位とドレーン電位のほぼ中間の電位で浮動する。した
がって、浮動ゲート電極40でもデバイスのオン抵抗の改
善に著しく貢献する。ゲート電極を適当な電位にバイア
スすることによりデバイス降伏電圧を更に改善すること
ができる。オフ状態では、ゲート・バイアスをドレーン
電位よりソース電位に近くすることが好ましい。MOSFET
の実施例では通常、このゲート電位はデバイス10のソー
ス電極から得ることができる。したがって好ましい実施
例では、第１層12中のイオン化された不純物に関連した
電界に結合してその向きを変えるのに充分な大きさと極
性を持つオフ状態電位をゲート電極40に接続するための
手段もデバイス10に設けることができる。ゲート電極に
オフ状態バイアス電位を接続するための手段の１例が端
子42として図示されている。この端子42はバイアス電位
源に接続することができる。

図示したエンハンスメント・モードのデバイスの実施例
でオン状態動作が達成されるのは、図示しないバイアス
手段からゲート電極40に最小電位を与えることにより少
なくとも第２層14の中に反転層を含むチャネルを設定し
たときである。図示した実施例では、ゲート電極40に一
極性のバイアスを加えると、一導電型の第２層14の中に
反対極性の反転層38aすなわちチャネルが設定され、反
対導電型の第１層12およびソース領域19の中に反対導電
型の蓄積層38bが設定される。反対層38aおよび蓄積層38
bの組合わせによって、第１層12とソース領域19したが
って第１の電極23との間に反対導電型のキャリヤを導通
させるためのチャネルが設定される。

このように本発明の好ましい実施例では、本発明の第１
層12すなわち電圧支持領域に於けるキャリヤ濃度は従来
のデバイスのキャリヤ濃度より数桁大きくすることがで
きる。第１層12の中に深く伸びる本発明の絶縁ゲート電
荷制御電極40によって、デバイスをより高濃度にドーピ
ングして従来の縦形チャネル・デバイスで支持される降
伏電圧より大きな降伏電圧を支持し得るようにできる。
従来のデバイスでは、ドリフト層中の最大ドーピング濃
度は前記の式（３）によって示されるアバランシェ電界
電圧によって制限される。本発明のデバイスでは、ペデ
スタルの第１層部分中のキャリヤ濃度は前記の式（６）
で表わされるように従来のデバイスの最大ドーピング濃
度より大きくすることができる。

本発明のもう１つの特徴は、ペデスタルの幅Ｗと電圧支
持領域中のキャリヤ濃度Ｎとの積がほぼ一定であるとい
うことである。後でで第９図に示すように積WNはほぼ３
×10¹⁷に等しい。ペデスタルの幅が増加するにつれて、
キャリヤ濃度を小さくして電荷制御電極40が電圧支持領
域中のイオン化されたキャリヤに関連した電界を制御で
きるようにしなければならない。殆んどの実施例では、
ペデスタルの幅は4V/E_AVの最大値以下であることが好ま
しい。しかし、幅Ｗが小さくなるにつれてＮを大きくす
ることができる。これは電荷制御電極40がこのような狭
いペデスタルの中の電界をより良く制御することができ
るので都合が良い。

他の改善点も第１層12の中のキャリヤ濃度を増大させる
結果として生じる。第１層12のペデスタル部分の中の広
がり抵抗はその領域の中のドーピング濃度を増大するこ
とによって小さくなる。したがって、第１層12のペデス
タル部分の中を流れるキャリヤはほぼ一様に分布する。
したがって、第１層12のペデスタル部分から第１層12の
残りの部分へほぼ一様な電流が流れ出る。広がり抵抗の
改善によってピーク電界も小さくなるので、デバイスの
降伏電圧が高くなる。

降伏電圧はもう１つの重要なデバイス動作パラメータで
ある。前記の式（５）からわかるように、改良された電
荷制御デバイスの降伏電圧は第１層12すなわち電圧支持
領域の中のキャリヤ濃度とはほぼ無関係になり、そのか
わりに第１層12の阻止領域の上側部分12bの長さＬに正
比例する。したがって、本発明によれば、上部分12bの
長さＬを小さく、好ましい実施例では12.5ミクロンより
小さくして、従来のデバイスの降伏電圧に等しい降伏電
圧を有する従来より薄いデバイスの製造が可能である。
あるいはそのかわりに、従来のデバイスとほぼ同じ厚さ
の本発明によるデバイスでは、従来のデバイスより降伏
電圧を高くし、オン抵抗を低くすることができる。

第１層12のうちの溝24の下にある部分の厚さＴ_Ｎもデバ
イスの降伏電圧に影響する。降伏電圧を最大にするため
には第１層12の溝24の下にある部分はペデスタルの幅Ｗ
のほぼ1/2以上に等しい最適な厚さとするべきであるこ
とがわかった。

このようにして、導電率を改善した縦形電荷制御デバイ
スを実現するためには、まずデバイスに対して適切な横
縦比Ｌ_ｔ/Wを設定し、縦形ペデスタル10の幅Ｗを選定
し、溝の長さＬ_ｔを設定すればよいことがわかった。次
に絶縁層32の第１の部分34、第２の部分36および第３の
部分38の適切な厚さを選択することができる。更に、一
旦側壁酸化物32の第１の部分34の厚さT₁を選択すると、
溝24の中にゲート電極40を設けることができるように溝
の幅Ｗ_Ｔをほぼ少なくとも2T₁＋0.5ミクロンとしなけれ
ばならないという一般的指針を設定することができる。

上記の説明から、異なるデバイスパラメータを選択する
と動作特性の異なるデバイスが得られるということがわ
かる。

本発明にるデバイスの製造方法では、最初に部分的に処
理された半導体ウェーハを用意する。好ましい実施例で
は、この半導体ウェーハは中位の濃度にドーピングされ
た第１層12を含む。一導電型また反対導電型の第２層14
を、たとえばエピタキシャル成長、もしくは拡散または
注入のようなドーピング技術により反対導電型の第１層
12の上に形成する。

その後、第２層14の上に第１の保護層が形成される。第
１の保護層はたとえば酸化物層を成長させ、引き続いて
酸化物層の上に窒化物層を形成することにより形成する
ことができる。更に、第１の保護層の上に厚い酸化物の
ような一時的な保護層を設けて後続の溝のエッチングの
間、デバイス表面を保護する。所望の形状の外部マスク
と組合わせて写真食刻技術を用いることにより、一時的
保護層と第一の保護層を通って第１の窓をあけて第２層
14の表面の第１の部分を露出させる。

その後、一実施例では、第２層14に反対導電型のドーパ
ントをドーピングすることにより、一導電型の第２層14
の中に反対導電型の第１の領域19を形成する。第１の領
域19は第１の保護層の下に伸びることが好ましい。一実
施例では、リン不純物のような反対導電型のドーパント
を通常の拡散技術または注入技術により導入して第１の
領域19を形成する。

前に形成された第１の窓を用いて、第１の領域19がある
場合は第１の領域19および第２の層14を通って部分的に
処理された半導体ウェーハの第１層12の一部の中まで溝
が形成される。溝が第１層の中に伸びる長さは変えても
よい。特に好ましい最小オン抵抗の実施例では、溝の長
さＬ_ｔとペデスタルの幅Ｗとの比が0.5以上となるよう
に溝をウェーハの中に形成する。シリコン半導体材料に
110方向の湿式エッチングのような方向性エッチングを
用いることにより、または反応性イオン・エッチングま
たは方向性ドライブ・エッチングを用いることにより、
溝を形成することができる。その後、たとえば温度を上
昇させて溝の表面を酸素雰囲気に露出することにより、
溝の露出した表面上に絶縁層32が形成される。次に溝に
ゲート電極材料を充たす。このゲート電極材料は酸化
し、平らにすることが好ましい。これらの基準に合致す
るゲート材料としてはポリシリコン、ポリシリサイド、
タングステンのような耐火金属または高温金属等があ
る。溝の中にゲート材料を適用した後、ゲート材料のパ
ターン形成を行って接触領域を設け、平らにして第１の
保護層を露出する。ゲート電極材料の上に第２の保護層
を成長させ、次にデバイスから第１の保護層を除去す
る。その後、デバイスのメタライズ層を設けてパターン
形成することにより、デバイスの種々の領域に接続され
た外部接点を設ける。更に、メタライズ層を用いて、半
導体基板の中に配置された複数のデバイス・セルの領域
を相互接続することができる。第２の保護層を通して接
触窓をあけ、接触窓を通してゲート・メタライズ層を設
けることができる。

上記の方法は本発明に従ってデバイスの製造に用い得る
方法を説明するための一例であるということが理解され
よう。所望のデバイスを実現するため、必要に応じてこ
の方法を変更することができる。これらの変更のいくつ
かについては後で第３図乃至第７図を参照して更に説明
する。

第2A図とともに第2B図および第2C図を参照することによ
り、「ほぼ垂直な溝」という用語の意味を更に詳しく理
解することができる。第2B図に示すように、第２層14の
幅が第１層12の幅よりきくなるように溝24を斜めに切る
ことができる。注目すべきことは、等電位線で規定され
る通常の降伏領域がペデスタルの中に入り、通常の降伏
距離Ｌ_ｖがゲート電極40の垂直方向の長さＬ_ｇより小さ
いことである。

第2C図でも溝24は斜めに切られている。しかし、この実
施例では第１層12の幅は第２層14の幅より大きい。この
場合も、等電位線の中にある通常の降伏領域がペデスタ
ルの中に入り、距離Ｌ_ｖがＬ_ｇより小さい。

したがって第2A,2Bおよび2C図から明らかなように、
「ほぼ垂直の溝」という用語は、斜めに切られている
が、Ｌ_ｖがＬ_ｇより小さいペデスタルを形成する溝を包
含する。Ｌ_ｖがＬ_ｇより大きければ、縦形電荷制御が失
われ、通常の降伏の考え方に支配される。

次に第3A,3Bおよび3C図にはデバイス10の別の実施例が
示されている。その第１層12の上側部分12bは、同じ導
電型の半導体材料で構成されているが、相異なる濃度レ
ベルにドーピングされた２つ以上の別々のゾーンを含
む。更に詳しく述べると、第3A図に示すように、ドーピ
ング濃度がN₁で、全体がペデスタルの中でゲート電極40
の間のペデスタルの中に形成された第１のゾーン50、お
よびドーピング濃度がN₂で、一部がペデスタルの中に配
置されて溝24の下にも伸びている２のゾーン55が設けら
れる。第２のゾーン55のドーピング濃度N₂は１のゾーン
50のドーピング濃度N₁より大きいことが好ましい。した
がって、ペデスタルの中の第１のゾーン50は逆バイアス
状態のもとで低いオン抵抗と高い電圧支持能力を示す。
第２のゾーン55は、電界が阻止接合20に於ける高レベル
から、第１の層12の高濃度にドーピングされた下側部分
12aとの界面に於けるゼロに近いレベルまで徐々に小さ
くなるのを支持する。

第3A図の構造は溝24の隅に於ける電界の減少にも著しく
寄与する。前に述べたように溝の隅は、そこを高電界の
束が通って流れるので主要な降伏位置である。本実施例
は隅近傍のイオン化された不純物の濃度を小さくし、隅
に入る電界を小さくする。このようにして、第3A図の第
１層12の２つのゾーンで構成された部分12bによって溝
の隅で降伏が生ずることは少なくなる。この実施例では
基板と位置Ｄ（第2A図参照）に於ける溝の底との間の降
伏も起りにくくなる。

第3A図の実施例では、デバイスのオン抵抗を最小にする
ためにN₁−N₂境界がゲート電極の下側の縁に近いことが
好ましい。第3A図に示す例では、第１のゾーン50の長さ
L₁は約（2/3）Ｌであり、第２のゾーン55の長さL₂はL/3
である。ここでＬは第１層12の部分12bの全体の長さで
ある。したがって、第3A図のデバイスは第２のゾーン55
で逆電圧の小部分を支持し、ペデスタルの中に配置され
た第１のゾーン50で逆電圧の大部分を支持する。

第3A図のデバイスに対する別の実施例では、第１層12の
部分12bが第１のゾーン50と第２のゾーン55を含み、第
１のゾーン50と第２のゾーン55の長さはそれぞれ約L/2
に等しい。ここで、Ｌは第１層12全体の長さである。こ
の実施例では、第２のゾーン55は溝の隅でのフリンジン
グ電界を小さくするのに加えて、デバイスの逆バイアス
動作中にかなり大きな電圧支持を行う。この実施例を使
って隅における問題を解消し、また溝24を伸ばせないと
きデバイスの降伏電圧を大きくすることができる。

実施例では、第１のゾーン50はドーピング濃度がN₁で長
さがL₁であり、第２のゾーンはドーピング濃度がN₂で長
さがL₂であり、第１層の長さがＬである。N₁L₁とN₂L₂の
和をＬで割ったものが、非電荷制御構造で達成できる最
大ドーピング濃度を表わすε（Ｅ_AV）²/2qVより小さい
ことが好ましい。

第3B図のデバイスでは、第１層12の上側部分12bが３つ
のゾーンを含む。ペデスタルの中に配置された第１のゾ
ーン50は高い濃度N₁にドーピングされる。第２のゾーン
55は低い濃度N₂にドーピングすることができ、第１のゾ
ーン50の下に溝24の隅39に隣接して配置される。中位の
濃度N₃にドーピングされた第３のゾーン60はペデスタル
の外側に位置し溝24の下に伸びる。第１、第２および第
３のゾーンの長さはそれぞれL₁,L₂,L₃であり、第１層12
全体の長さはＬである。N₁L₁とN₂L₂とN₃L₂の和をＬで割
った値が、ε（Ｅ_AV）²/2qVより大きいことが好まし
い。

第3C図のデバイスでは、第１層12の上側部分12bはドー
ピング濃度がそれぞれN₁,N₂およびN₃である第１のゾー
ン50、第２のゾーン55および第３のゾーン60で構成され
る。第２のゾーン55は第１層12の下側部分12aに隣接し
て配置されているが、第３のゾーン60は第２層14に隣接
して配置されている。第１のゾーン50は第２のゾーン55
と第３のゾーン60の間に配置されている。濃度N₁はN₃よ
り大きく、N₃はN₂より大きいことが好ましい。この実施
例では、第２のゾーン55をより低濃度にドーピングする
ことにより溝の隅39での電界の束を減らすことができ
る。この領域での低いドーピング濃度により、溝24の全
長にわたって1000乃至2000オングストロームのオーダの
厚さの一様な絶縁層32の使用が容易になり、製造プロセ
スが簡単になるとともに、なお許容し得るゲート特性が
得られる。第３のゾーン60は低濃度から中位の濃度にド
ーピングして、阻止接合20近くの電界を小さくし、位置
Ａ（第2A図参照）における降伏の可能性を小さくする。
第１、第２および第３のゾーンの長さはそれぞれL₁,L₂
およびL₃であり、第１層12の部分12b全体の長さはＬで
ある。N₁L₁とN₂L₂とN₃L₃の和をＬで割った値がε
（Ｅ_AV）²/2qVより大きいことが好ましい。

前に述べた方法を変形して相次ぐ工程で第１層を形成す
れば、第１、第２および第３のゾーンを容易に形成する
ことができる。たとえば、部分的に処理されたウェーハ
の上にまず第２のゾーン55を設ける。第１のゾーン50は
エピタキシャル成長またはドーピングによって形成する
ことができる。次に、第３のゾーン60はエピタキシャル
成長またはドーピングによって形成することができる。

第3A、3Bまたは3C図に示されるようなデバイスのオン抵
抗を解析する際、デバイスのペデスタルの中にある部分
が式（４）乃至（６）によって支配され、デバイスのペ
デスタルの外側にある部分が式（１）乃至（３）によっ
て支配されるということを想起することが重要である。

第3D図は第3A図のデバイス10に対応し得る典型的な電界
分布を示した図である。太い線で示した電界は、領域R₁
で表わされた第１層12のペデスタル部分にわたってほぼ
一様である。領域R₁は第3D図の距離０の点で表わされる
阻止接合20から距離Ｌ_ｇの点まで伸びている。ペデスタ
ルの外側では、領域R₂として示された第3A図のデバイス
10の第２のゾーン55にわたって濃度Ｎに比例する傾斜で
電界が急速に低下し、距離Ｌの点すなわち第２のゾーン
55と部分的に処理されたウェーハの基板領域との間の界
面でゼロになる。

第3D図に示す破線は、本発明の縦形電荷制御がない場合
に同様の電界強度を支持するために必要とされるドリフ
ト領域の等価的な長さを示したものである。前記の式
（２）に従う従来のデバイスに対する破線の傾斜はドー
ピング濃度に反比例する。したがって、第3A図のデバイ
スによって支持される全電圧は両方の領域R₁およびR₂の
面積である。縦形電荷制御を使うことの利点は次の例か
ら明らかになる。ここで、Ｌ_ｇ＝L/2と仮定する。

Ｖ_Ｔ＝V₁＋V₂ V₁＝E₁L_ｇ V₂＝E₂（Ｌ−Ｌ_ｇ）/2 V₁＝2V₂ Ｖ_Ｔ＝3V₂ したがって、縦形電荷制御を行なわずに同等の電圧を支
持するためには、もとのドーピング濃度の約1/3のドー
ピング濃度を50％長いドリフト領域に対して使用しなけ
ればならない。更に、従来のデバイスのオン抵抗はドリ
フト領域の長さに比例し、キャリヤ濃度に反比例するの
で、オン抵抗はかなり大きくなる。

Lo＝３（Ｌ−Ｌ_ｇ）N₀＝N₂/3 （Ｖ＝3V₂の場合） したがって、電荷制御がない場合の同等な降伏電圧のデ
バイスではオン抵抗は９倍大きい。

第４図はＮ導電型層として示される第１層12を含むPNダ
イオードとして構成した本発明の実施例のデバイス10を
示す。一導電型、ここではＰ型の第２層14が反対導電型
の第１層12の上に配置され、それらの間にPN阻止接合20
が形成される。溝24は第２層14を通って、第１の層12の
中にそのかなりの部分を通って伸びる。ゲートの長さＬ
_ｇと溝の幅Ｗ_Ｔとの横縦比が少なくとも0.5であること
が好ましい。絶縁層32が溝24の中に配置され、絶縁層32
の上にゲート電極40が配置される。

第４図のデバイスが第２図のデバイスと相違する点は第
４図のデバイスではソースすなわち別の１つの領域19が
ないことである。したがって、絶縁層32とゲート電極40
は第２層14の上に伸びる必要はないが、ゲート電極40と
絶縁層32は処理方法の容易さのため第２層14の上にも設
けられる。この実施例では、第１層12と第２層14との間
に接合ダイオードが形成される。この代りに、ショット
キーダイオードを形成することもできる。この場合、第
１層12と第２の層14は同じ導電型であり、電極23が第２
層14とショットキー接触すなわち整流接触を作る。本発
明の縦形電荷制御構造を使うことにより、ドリフト層の
ペデスタル部分の長さを大幅に短縮することができる。
本発明に従って製造されたダイオードは従来のデバイス
の半分の厚さにすることができるが、それでもなお同等
な降伏電圧を支持することができる。薄いダイオード構
造の利点はバイアス電圧の印加に対して一層高速に応答
することである。

第５図は本発明に従って導電率を改良した縦形電荷制御
デバイスの更にもう１つの実施例を示す。詳しく述べる
と、デバイス10は接合電界効果トランジスタを構成す
る。第２層14は第１層12と同じ導電型であり、第１層12
に比べてかなり高い濃度にーピングされる。そのかわり
に、ゲート電極40によって行なわれる縦形電荷制御の観
点から第１の層12を中立の濃度にドーピングすることも
できる。したがって、順方向導通状態では、デバイスは
低いオン抵抗で導通し、また逆バイアス状態ではゲート
電極40によって得られる縦形電荷制御の結果としてかな
り高い電圧レベルを阻止する。注意しなければならない
のは、ペデスタルを高濃度にドーピングしてオン抵抗を
極めて小さくすることはできないということである。と
いうのは、逆バイアス状態のもとでゲート電極はペデス
タルを空乏させてピンチ・オフすることができなければ
ならないからである。したがって絶縁層32は非一様にし
て、第１層12と第２層14との間の界面に隣接したピンチ
・オフ領域の近くに薄い部分T₂を含み、また第１層12の
上側部分12bに隣接した厚い部分を含むことが好まし
い。この実施例の代わりに、第3B図に示すような第１層
12の上側部分12bの構造を用いて接合電界効果トランジ
スタデバイスを形成することができる。

第６図は本発明によるデプレション・モードのMOSFETの
実施例を示す。この実施例では、別の１つの領域19がＮ
導電型材料のチャネル70によって第１層12に直接に接続
される。デバイス10は電極11と23の間に印加されるバイ
アス電圧に応じて導通する。ゲート電極40に加えられる
適当な電位に応答して、チャネル70が空乏されて、デバ
イスは導電を停止する。第１層12のペデスタルの中の部
分が高電界を支持し続けるので、デバイスの降伏電圧は
高い。しかし、ゲート電圧の極性は電荷制御を改善する
ような極性であるので、領域Ａでのピーク電界を低くす
るが、ゲート・ドレーン間電圧に加わって領域Ｃおよび
Ｄでの電界を大きくする。この場合も隅の降伏は問題で
あり、エンハンスメント・モードのFETと同様に隅に隣
接して厚い絶縁層32を用いるか、または第１層12のドー
ピング濃度を第３図について前に説明したような分布に
することが必要な場合もある。

注目すべきことは、前述の製造方法を少し変更するだけ
で接合電界効果デバイスを製造できるということであ
る。更に詳しくは、溝24の第１の部分をエッチングした
後、適当な濃度の、拡散の遅い材料でドーピング好まし
くは拡散によりドーピングを行なって第２層の中にチャ
ネル70を形成する。

第7A,7Bおよび7C図は本発明の３つの代りの実施例の溝2
4を示す上面図である。第7A図では、溝24はほぼ環状
で、デバイス10のパデスタルを囲む。

第7B図では、溝24はペデスタルの両側に配置された２つ
の別々の部分80および85で構成される。この実施例で
は、絶縁ゲート40はペデスタルを部分的に囲み、ペデス
タルと重なり、またＬ_ｇ以上である距離Ｘだけペデスタ
ルを超えて伸びており、このためペデスタルは溝より内
側にくぼんでいる。これにより電荷制御を横形表面PN接
合に適用することができる。延長部によってゲート電極
40は、表面まで伸びる接合部分を含む阻止接合20全体に
電荷制御を適用することができる。この実施例ではま
た、接合20の垂直方向の部分20Aが第１層12と第２層14
との間の垂直方向の界面に形成される。ペデスタルの小
部分が電荷制御を受けない場合、降伏路が形成されて、
電荷制御の効果が失なわれる。

第7C図では、ペデスタルの幅が変化する。この場合も、
第１層12のペデスタル部分はＬ_ｇにほぼ等しいかまたは
それより大きい距離Ｘだけゲート電極40より内側にくぼ
んでいる。ゲート電極は部分的にペデスタルを囲む。第
7C図は本発明がペデスタルの幅が一定のままであるデバ
イスにあてはまるだけでなく、ペデスタルの幅が変るデ
バイスにもあてはまるということを示す。本発明の一解
析では、積WNは一定のままでなければならない。この目
的はペデスタルの幅に反比例してドーピング濃度を変え
るか、またはそのかわりに積WNを許容限界内に維持する
のに充分なドリフト層の最大キャリヤ濃度を選択するこ
とによって達成することができる。

ドーピング濃度のそれ以上の増加とそれに伴なうペデス
タル内のオン抵抗の減少は、溝24とペデスタルを特別に
構成してペデスタル内のキャリヤ濃度を最大にすること
により達成することができる。特に、たとえば第7D図お
よび第7E図に示すように上から見たとき溝とペデスタル
がほぼ対称に作られれば、ドリフト領域のキャリヤ濃度
をほぼ２倍だけ増大することができる。第7E図に示され
るほぼ円筒形の溝とほぼ円筒形ペデスタルの例では、オ
ン抵抗とキャリヤ濃度に対する前記の式（４）および
（６）は次のように書き直すことができる。

第8A乃至第8F図はリフト領域の長さＬが約10ミクロンで
ある第２図乃至第６図に示されるデバイス10の々のパラ
メータを変えたときの電界に及ぼす影響を例示したもの
である。第8A,8Bおよび8C図はたとえば第2A図に示すよ
うな絶縁層32の移行領域35の位置Y₁を変えたときの電界
に及ぼす影響を例示したものである。第8D,8Eおよび8F
図はたとえば第2A図に示されるような第１層12に隣接し
た絶縁層32の第１の部分34の厚さT₁を変えたときの電界
に及ぼす影響を例示したものである。

デバイス10の阻止接合20に対して測定された酸化物移行
領域35の位置Y₁はデバイスの中に作られる電界に影響を
及ぼすことがある。第8A,8Bおよび8C図に示す計算され
たデータのプロットはたとえば第2A図に示すようなデバ
イス10の阻止接合20の中心線から種々の距離の所に移行
領域35を配置したことによる電界に及ぼす影響を示して
いる。199.8ボルト、197.9ボルトおよび193.3ボルトの
降伏電圧に対してそれぞれ阻止接合20から0.1ミクロ
ン、１ミクロンおよじ２ミクロンの距離だけ離れた移行
領域35による電界の影響が判定された。電界の解析は、
デバイスの表面から測定されたＹの種々の値に対して、
第8A,8Bおよび8C図でそれぞれデバイス中心線Ｘ＝Ｏに
沿って、シリコン・酸化物界面Ｘ＝−W/2に沿って、お
よびＸ＝−W/2におけるシリコン・酸化物界面に対して
垂直な線に沿って解析された。したがって、阻止接合20
と移行領域35との間の距離Y₁を約１ミクロンに増大する
と、中心線Ｘ＝Ｏおよび側壁Ｘ＝W/2に於ける垂直方向
の電界が最小になったが、チャネル側壁に於ける横方向
電界が大きくなった。横方向電界は降伏電圧に悪影響を
及ぼさないので、もちろん適当な厚さの酸化物が設けら
れれば、本発明の好ましい実施例では約１ミクロンの移
行領域距離Y₁を使うことができる。

第8D,8Eおよび8F図では、たとえば第2A図に示すような
デバイス10の第１層12に隣接したゲート絶縁層32の第１
の部分34の厚さT₁の変化が内部電界に及ぼす影響の解析
が行われ、第8D図ではＸ＝Ｏのペデスタルの中心線に沿
って、第8E図ではＸ＝W/2のシリコン・酸化物界面に沿
って、第8F図ではＸ＝W/2のシリコン・酸化物界面に対
して垂直な線に沿って、それぞれ0.5ミクロン、１ミク
ロンおよび1.5ミクロンのゲート絶縁層の厚さ、ならび
に102.3ボルト、159.1ボルトおよび197.9ボルトの降伏
電圧に対して解析された。明らかに、薄い絶縁層32はペ
デスタルの中の電界の垂直方向成分の大部分を効果的に
結合してその向きを変えるが、溝の隅の近くでは電界を
結合して向きを変える効果が小さい。したがって絶縁層
32の第３の部分38を厚くすることが特に望ましい。前に
述べあたように、これは溝の底面を損傷して酸化物の成
長を促進することにより達成することができる。

第９図は第2A図に示すような200ボルトの降伏電圧のデ
バイスでドーピング濃度Ｎ_CCの増大が降伏電圧Ｖ_BDに及
ぼす影響を示す。このデバイスの絶縁層32の第１の部分
34の厚さT₁は約0.5ミクロン、絶縁層32の第２の部分36
の厚さT₂は約1.5ミクロン、溝24の底部にある絶縁層32
の第３の部分38の厚さＴ_Ｂは約1.7ミクロンである。移
行領域35は阻止接合20から下方に1.1ミクロンのところ
にある。半ペデスタル幅W/2がそれぞれ約４ミクロン、
２ミクロン、１ミクロンに等しい３つの別々の例につい
て解析する。溝の長さＬ_ｔはほぼ8.5ミクロンに等し
い。より大きい寸法を持つセルはより大きいドーパント
濃度を支持できることが当業者には明らかであろう。各
々の特定のセルはピーク濃度、すなわちそれを過ぎると
デバイスの降伏電圧が減少し始めるピーク濃度を有す
る。各々の特定のセルはその形状によって制限される。
特定の図示された例では各セルは溝の隅に生じる降伏に
よって制限される。ゲート・バイアスＶ_Ｇがソース電位
Ｖ_Ｓを超えるときは、最大キャリヤ濃度は減少される。
そのかわりに、ゲート・バイアスＶ_Ｇがソース電位Ｖ_Ｓ
より小さいときは、最大キャリヤ濃度を大きくすること
ができる。キャリヤ濃度は更に大きくすることができる
が、注意しなければならないのは、降伏電圧の考慮は別
にして、最大キャリヤ濃度がＰ−Ｎ接合で制限されるこ
とである。

次に第10図は種々の縦形チャネル電界効果トランジスタ
（FET）デバイスの全オン抵抗とアバランシェ降伏電圧
の関係をプロットしたものである。この図に示されたデ
ータから、デバイスのオン抵抗の著しい改善は適度に最
適化された縦形チャネル電荷制御構造を使って達成でき
ることがわかる。本発明によれば同様な降伏電圧を持つ
従来のデバイスに比べてデバイスのオン抵抗を2/3に減
らすことができる。

曲線A,BおよびＣは、ペデスタル幅がそれぞれ１ミクロ
ン、２ミクロンおよび４ミクロンであり、溝の幅が２ミ
クロンである本発明のデバイスにおけるオン抵抗を示
す。W/W_Ｔの比は曲線A,BおよびＣにおいてそれぞれ0.5,
1および２である。解析では理想的な抵抗、チャネルな
し、拡がり、接触または基板の抵抗を仮定としている。

曲線Ｄはかなり高いオン抵抗を持つ典型的な従来のデバ
イスを示す。

本発明の好ましい実施例をダイオード、接合電界効果ト
ランジスタ、ならびにエンハンスメントとデプレション
・モードの電界効果トランジスタについて開示してきた
が、本発明はこれらに限定されるものではない。本発明
の電率を向上させたオン抵抗の低い縦形チャネル絶縁ゲ
ート半導体デバイス構造は広い用途を持ち、多様な異な
る縦形デバイスに用いてデバイス全体の導電率を向上す
ることができ、特に大きな電圧を阻止しなければならな
いデバイスに対して適用可能である。更に、前記の例は
特に１つのセルを扱っているが、本発明によるデバイス
には複数のセルが含まれている。本発明の導電率を向上
したデバイスによりセル幅、したがってセル反復距離を
小さくすることができるので、セル実装密度を高くで
き、単位面積当りの電流密度を大きくすることができ
る。

このように、想定するデバイスの種類によらず電圧支持
領域の長さをほぼ半減できる半導体デバイスが提供され
た。ドリフト領域の長さが従来のデバイスのドリフト領
域の長さのほぼ半分であるバイポーラ・デバイスおよび
MOSデバイスを製造することができる。ドリフトの長さ
が短いことにより、順方向降下の低いデバイス、または
降伏電圧が等しければより高速のデバイスが得られると
いうことになる。これらの利点は大きい阻止電圧を必要
としないデバイスで特に重要である。したがって、絶縁
ゲート・トランジスタではより低い順方向降下のデバイ
スを製造することができ、MOS制御サイリスタでは制御
可能なピーク電圧がより高いデバイスを製造することが
できる。

本発明の好ましい実施例を図示し説明してきたが、本発
明はこれらに限定されるものでないことは明らかであ
る。多数の変形、変化、変更、置換および同等物を本発
明の趣旨と範囲から逸脱することなく当業者には考えら
れよう。したがって、本発明は特許請求の範囲によって
限定されるものである。

【図面の簡単な説明】

第１図は、従来の縦形チャネル絶縁ゲート・デバイスの
断面図である。 第2A図は、エンハンスメント・モードMOSFETを構成する
際に使用されるような本発明による導電率を向上した縦
形電荷制御絶縁ゲート半導体構造の１つのセルの一部分
の断面図である。 第2B図および第2C図は、ほぼ垂直な溝を用いた本発明の
別の実施例の断面図である。 第3A図、第3B図および第3C図は、デバイスの降伏電圧を
改良するように第１層のドーピング分布を特に構成した
本発明によるデバイスの別の実施例の断面図である。 第3D図は、第3A図に例示した種類の本発明の代表的な縦
形電荷制御デバイスの電界分布を示すグラフである。 第４図は、ダイオードを構成する際に使用されるような
本発明による導電率の向上した半導体デバイスの別の実
施例の１つのセルの一部分の断面図である。 第５図は、接合電界効果トランジスタ構造に適用される
ような本発明の別の実施例の断面図である。 第６図は、デプレション・モード電界効果トランジスタ
に適用されるような本発明の別の実施例の断面図であ
る。 第7A図は、本発明による部分的に完成された半導体デバ
イスの単位セルの一実施例の上面図である。 第7B図は、本発明の部分的に完成された半導体デバイス
の単位セルの別の実施例の上面図である。 第7C図は、本発明の部分的に完成された半導体デバイス
の単位セルの更に別の１つの実施例の上面図である。 第7D図は、本発明の一実施例に従って製造された部分的
に完成された半導体デバイスの単位セルの上面図であ
る。 第7E図は、本発明の一実施例に従って製造された部分的
に完成された半導体デバイスの単位セルの上面図であ
る。 第8A,8Bおよび8C図は、第２図に示すデバイスで絶縁層
の厚さが薄い酸化物から厚い酸化物に変る所の、阻止接
合に対して測定した深さの変化が、電界に及ぼす影響を
示すグラフである。 第8D,8Eおよび8F図は、第２図に示すデバイス内で第１
層に隣接した絶縁層の厚さの増大が電界に及ぼす影響を
示すグラフである。 第９図は、本発明のデバイスの種々のペデスタル幅に対
してキャリヤ濃度と降伏電圧の関係をプロットしたグラ
フである。 第10図は、いくつかのＷの値について本発明のデバイス
のドリフト領域のオン抵抗により得られたデバイス抵抗
の最小計算値と電圧との関係を従来のデバイスの同様の
関係と対比して示したグラフである。 ［主な符号の説明］ 10……縦形電荷制御絶縁ゲート・デバイス構造、12……
第１層、12a……第１層の下側部分、12b……第１層の上
側部分、14……第２層、19……別の１つの領域、20……
阻止接合、22……デバイスの上側表面、24……溝、32…
…絶縁層、34……絶縁層の第１の部分、36……絶縁層の
第２の部分、37……溝の底表面、38……絶縁層の第３の
部分、40……ゲート電極、50……第１層の上側部分の第
１のゾーン、55……第１層の上側部分の第２のゾーン、
60……第１層の上側部分の第３のゾーン。

フロントページの続き (56)参考文献 特開 昭60−25272（ＪＰ，Ａ) 特開 昭60−3157（ＪＰ，Ａ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ｓ，ｖｏｌ．ＥＤ−27［２］（1980），Ｆ ｏｎｇ ｅｔ ａｌ．：“Ｐｏｗｅｒ Ｄ ＭＯＳ ｆｏｒ Ｈｉｇｈ−Ｆｒｅｑｕｅ ｎｃｙ ａｎｄ Ｓｗｉｔｃｈｉｎｇ Ａ ｐｐｌｉｃａｔｉｏｎｓ．” Ｐ．323.

Claims (61)

【特許請求の範囲】
1. 【請求項１】半導体デバイスに於いて、 その中の不純物ドーピング濃度がＸである半導体材料の
   第１層、 上記第１層の上に配置され、第１の表面をそなえた半導
   体材料の第２層、 上記第１表面から上記第２層を通り抜けて上記第１層の
   中に距離Ｌ_ｔだけ伸びて、上記第１層および第２層の一
   部を含む幅Ｗのペデスタルを形成する溝であって、上記
   ペデスタルの上記第１層部分の横縦比Ｌ_ｔ/Wを0.5以
   上、面積電荷密度WXをεＥ_AV/2q以上とする溝、ならび
   に 上記ペデスタルの上記第１層部分に対して設けられて、
   この第１層部分中の上記ドーパント不純物から生じる電
   界線の向きを変えて、上記ペデスタルの上記第１層部分
   および上記デバイスの電圧支持能力を増大させる電界方
   向変更手段、 を含むことを特徴とする半導体デバイス。
2. 【請求項２】特許請求の範囲第（１）項記載の半導体デ
   バイスに於いて、上記第２層が一導電型のキャリヤでド
   ーピングされ、上記第１層が反対導電型のキャリヤでド
   ーピングされ、上記ペデスタルの上記第２層部分に反対
   導電型の別の１つの領域が配置されており、更に、上記
   第２層に隣接して上記溝の中に第１の絶縁ゲートが配置
   されており、この絶縁ゲートは、バイアスされたとき、
   上記別の１つの領域域と上記第１層との間に上記第２層
   を通って反対導電型のキャリヤを導電結合するためのチ
   ャネルを上記第２層の中に誘起する半導体デバイス。
3. 【請求項３】特許請求の範囲第（２）項記載の半導体デ
   バイスに於いて、上記電界方向変更手段が上記溝とほぼ
   同じ広がりを持つ上記第１の絶縁ゲートの延長部で構成
   されている半導体デバイス。
4. 【請求項４】特許請求の範囲第（２）項記載の半導体デ
   バイスに於いて、第１の接合が上記第１層と上記第２層
   との間に形成され、等電位構造が上記第１の絶縁ゲート
   と上記第１接合との間に等距離に伸び、上記等電位構造
   は上記第１接合から測定した深さＬ_ｖまで伸び、上記溝
   および上記第１の絶縁ゲートがＬ_ｖより大きい深さまで
   伸びている半導体デバイス。
5. 【請求項５】特許請求の範囲第（３）項記載の半導体デ
   バイスに於て、上記第１の絶縁ゲートの上記延長部が上
   記第１層に隣接して上記溝の中に配置された絶縁層、お
   よび上記絶縁層に隣接して上記溝の中に配置されたゲー
   ト電極を有している半導体デバイス。
6. 【請求項６】特許請求の範囲第（５）項記載の半導体デ
   バイスに於いて、上記第１の絶縁ゲートが金属シリサイ
   ドおよび耐火金属よりなる群から選ばれた導体を有する
   半導体デバイス。
7. 【請求項７】特許請求の範囲第（５）項記載の半導体デ
   イバスに於いて、上記第１の絶縁ゲートの電極が上記溝
   をほぼ充たしている半導体デバイス。
8. 【請求項８】特許請求の範囲第（５）項記載の半導体デ
   バイスに於いて、上記溝が上記第１層に隣接した底の縁
   を有し、上記絶縁層がＮ個の部分で構成され、上記絶縁
   層のＮ番目の部分が上記溝の底の縁に近接して配置され
   て厚さがＴ_Ｎであり、上記絶縁層のＮ−１番目の部分が
   上記Ｎ番目の部分よりも上記第１表面に近い方に位置し
   て厚さがＴ_Ｎ−１であり、Ｔ_ＮがＴ_Ｎ−１より大きい半
   導体デバイス。
9. 【請求項９】特許請求の範囲第（８）項記載の半導体デ
   バイスに於いて、上記溝が底表面を持ち、上記絶縁層の
   底部分が上記底表面の上に重なって、その厚さがＴ_Ｂで
   あり、Ｔ_ＢがＴ_Ｎより大きい半導体デバイス。
10. 【請求項１０】特許請求の範囲第（３）項記載の半導体
    デバイスに於いて、上記ペデスタルの上記第１層部分に
    対して設けられた上記電界方向変更手段が、上記第１層
    に隣接して上記溝のかなりの部分にわたって上記溝の中
    に伸びる第２の絶縁ゲートで構成されている半導体デバ
    イス。
11. 【請求項１１】特許請求の範囲第（10）項記載の半導体
    デバイスに於いて、上記第２の絶縁ゲートが上記第１の
    絶縁ゲートから分離されている半導体デバイス。
12. 【請求項１２】特許請求の範囲第（10）項記載の半導体
    デバイスに於いて、上記第２の絶縁ゲートが複数の個別
    の絶縁ゲート部分で構成されている半導体デバイス。
13. 【請求項１３】特許請求の範囲第（10）項記載の半導体
    デバイスに於いて、上記第２の絶縁ゲートが上記第１層
    に隣接して配置された第２の絶縁層、およびその上に配
    置された第２のゲート電極を有する半導体デバイス。
14. 【請求項１４】特許請求の範囲第（10）項記載の半導体
    デバイスに於いて、上記第２の絶縁ゲートがポリシリコ
    ンを有している半導体デバイス。
15. 【請求項１５】特許請求の範囲第（10）項記載の半導体
    デバイスに於いて、上記第２の絶縁ゲートが金属シリサ
    イおよび耐火金属よりなる群から選択された導体を有す
    る半導体デバイス。
16. 【請求項１６】特許請求の範囲第（10）項記載の半導体
    デバイスに於いて、上記ペデスタルの上記第１層部分に
    対して設けられた上記電界方向変更手段が、上記第２の
    絶縁ゲート電極をバイアス電位源に結合するための手段
    を含んでいる半導体デバイス。
17. 【請求項１７】特許請求の範囲第（１）項記載の半導体
    デバイスに於いて、上記第２層が一導電型のキャリヤで
    ドーピングされ、上記第１層が反対導電型のキャリヤで
    ドーピングされ、上記第２の層に隣接して上記溝の中に
    絶縁ゲートが配置されており、上記絶縁ゲートはバイア
    スが印加されたとき上記第２層の上記ペデスタル部分か
    らキャリヤを空乏させて上記第２層を電流が通らないよ
    うにする半導体デバイス。
18. 【請求項１８】特許請求の範囲第（17）項記載の半導体
    デバイスに於いて、上記絶縁ゲートが上記溝とほぼぼ同
    じ広がりを持つ半導体デバイス。
19. 【請求項１９】特許請求の範囲第（18）項記載の半導体
    デバイスに於いて、上記溝が上記第１層の50％を超えて
    伸びている半導体デバイス。
20. 【請求項２０】特許請求の範囲第（19）項記載の半導体
    デバイスに於いて、上記絶縁ゲートが上記第１層に隣接
    して上記溝の中に配置された絶縁層、および上記絶縁層
    に隣接して上記溝の中に配置されたゲート電極を有する
    半導体デバイス。
21. 【請求項２１】特許請求の範囲第（20）項記載の半導体
    デバイスに於いて、上記ゲート電極がポリシリコンで構
    成されている半導体デバイス。
22. 【請求項２２】特許請求の範囲第（20）項記載の半導体
    デバイスに於いて、上記ゲート電極が金属シリサイドお
    よび耐火金属よりなる群から選択された導体で構成され
    ている半導体デバイス。
23. 【請求項２３】特許請求の範囲第（20）項記載の半導体
    デバイスに於いて、上記ゲート電極が上記溝をほぼ充た
    している半導体デバイス。
24. 【請求項２４】特許請求の範囲第（20）項記載の半導体
    デバイスに於いて、上記溝に上記第１層に隣接して底の
    縁を持ち、上記絶縁層がＮ個の部分で構成され、上記絶
    縁層のＮ番目の部分が上記溝の底の縁に隣接して配置さ
    れて厚さがＴ_Ｎであり、上記絶縁層のＮ−１番目の部分
    が上記Ｎ番目の部分よりも上記第１表面に近い方に位置
    して厚さがＴ_Ｎ−１であり、Ｔ_ＮがＴ_Ｎ−１より大きい
    半導体デバイス。
25. 【請求項２５】特許請求の範囲第（20）項記載の半導体
    デバイスに於いて、上記溝が底表面を持ち、上記絶縁層
    の底部分が上記底表面の上に重なっていてその厚さがＴ
    _Ｂであり、Ｔ_ＢがＴ_Ｎより大きい半導体デバイス。
26. 【請求項２６】特許請求の範囲第（３）項記載の半導体
    デバイスに於いて、上記ペデスタルの上記第１層部分に
    対して設けられた上記電界方向変更手段が、上記第１層
    に隣接して上記溝のかなりの部分にわたって上記溝の中
    に伸びる第２の絶縁ゲートで構成されている半導体デバ
    イス。
27. 【請求項２７】特許請求の範囲第（26）項記載の半導体
    デバイスに於いて、上記第２の絶縁ゲートが上記第１の
    絶縁ゲートから分離されている半導体デバイス。
28. 【請求項２８】特許請求の範囲第（26）項記載の半導体
    デバイスに於いて、上記第２の絶縁ゲートが複数の個別
    の絶縁ゲート部分で構成されている半導体デバイス。
29. 【請求項２９】特許請求の範囲第（26）項記載の半導体
    デバイスに於いて、上記第２の絶縁ゲートが上記第１層
    に隣接して配置された第２の絶縁層、およびその上に配
    置される第２のゲート電極で構成されている半導体デバ
    イス。
30. 【請求項３０】特許請求の範囲第（26）項記載の半導体
    デバイスに於いて、上記第２の絶縁ゲートがポリシリコ
    ンを有する半導体デバイス。
31. 【請求項３１】特許請求の範囲第（26）項記載の半導体
    デバイスに於いて、上記第２の絶縁ゲートが金属シリサ
    イドおよび耐火金属よりなる群より選択された導体を有
    する半導体デバイス。
32. 【請求項３２】特許請求の範囲第（26）項記載の半導体
    デバイスに於いて、上記ペデスタルの上記第１層部分に
    対して設けられた上記電界方向変更手段が上記第２の絶
    縁ゲートをバイアス電位源に結合するための手段を含ん
    でいる半導体デバイス。
33. 【請求項３３】特許請求の範囲第（１）項記載の半導体
    デバイスに於いて、上記ペデスタルの上記第１層部分に
    対して設けられた上記電界方向変更手段が上記溝の中に
    配置されている半導体デバイス。
34. 【請求項３４】特許請求の範囲第（１）項記載の半導体
    デバイスに於いて、上記溝が上記ペデスタルを部分的に
    囲んでいる半導体デバイス
35. 【請求項３５】特許請求の範囲第（１）項記載の半導体
    デバイスに於いて、上記溝が上記ペデスタルを囲んでい
    る半導体デバイス。
36. 【請求項３６】特許請求の範囲第（１）項記載の半導体
    デバイスに於いて、上記幅Ｗが（Ｅ_AV）／（2qV）より
    大きい半導体デバイス。
37. 【請求項３７】特許請求の範囲第（１）項記載の半導体
    デバイスに於いて、上記Ｘがε（Ｅ_AV）²/（2qV）より
    大きい半導体デバイス。
38. 【請求項３８】特許請求の範囲第（37）項記載の半導体
    デバイスに於いて、上記Ｘがほぼε（Ｅ_AV）/Wにほぼ等
    しい半導体デバイス。
39. 【請求項３９】特許請求の範囲第（38）項記載の半導体
    デバイスに於いて、上記Ｘがε（Ｅ_AV）/Wより小さい半
    導体デバイス。
40. 【請求項４０】特許請求の範囲第（１）項記載の半導体
    デバイスに於いて、上記ペデスタルの上記第１層部分が
    第２のゾーンの上に配置された第１のゾーンを有し、上
    記第１のゾーンはドーピング濃度がX₁で全体が上記ペデ
    スタルの中に配置され、上記第２のゾーンはドーピング
    濃度がX₂で、その一部分が上記ペデスタルの中に配置さ
    れ、X₁がX₂より大きい半導体デバイス。
41. 【請求項４１】特許請求の範囲第（40）項記載の半導体
    デバイスに於いて、第１層の長さをＬ、上記第１のゾー
    ンの長さをL₁および上記第２のゾーンの長さをL₂とする
    と、X₁L₁とX₂L₂の和をＬで割った値がε（Ｅ_AV）²/（2q
    V）より大きい半導体デバイス。
42. 【請求項４２】特許請求の範囲第（41）項記載の半導体
    デバイスに於いて、上記第２のゾーンの別の部分が上記
    溝の下に伸びている半導体デバイス。
43. 【請求項４３】特許請求の範囲第（42）項記載の半導体
    デバイスに於いて、上記第１層が更に第３のゾーンを含
    み、上記第３のゾーンが上記第１のゾーンの上に配置さ
    れている半導体デバイス。
44. 【請求項４４】特許請求の範囲第（43）項記載の半導体
    デバイスに於いて、上記第３のゾーンのドーピング濃度
    がX₃で、X₃がX₁より小さい半導体デバイス。
45. 【請求項４５】特許請求の範囲第（44）項記載の半導体
    デバイスに於いて、上記第１層の長さをＬ、上記第１ゾ
    ーンの長さをL₁、上記第２ゾーンの上記ペデスタルの中
    にある部分の長さをL₂および上記第３ゾーンの上記ペデ
    スタルの中にある部分の長さをL₃として、ＸとＬとX₁L₁
    とX₂L₂とX₃L₃との和をＬで割った値がε（Ｅ_AV）²/（2q
    V）より大きい半導体デバイス。
46. 【請求項４６】特許請求の範囲第（45）項記載の半導体
    デバイスに於いて、L₁がL₂よりも実質的に大きい半導体
    デバイス。
47. 【請求項４７】特許請求の範囲第（１）項記載の半導体
    デバイスに於いて、上記ペデスタルの上記第１層部分が
    第１のゾーンと第２のゾーンを含み、上記第１のゾーン
    は上記第２層に隣接していてドーピング濃度がX₁であ
    り、上記第２のゾーンのドーピング濃度がX₂であり、X₁
    がX₂より小さい半導体デバイス。
48. 【請求項４８】特許請求の範囲第（47）項記載の半導体
    デバイスに於いて、上記第１のゾーンの長さをL₁、上記
    第２のゾーンの長さをL₂として、L₁がL₂より実質的に大
    きい半導体デバイス。
49. 【請求項４９】特許請求の範囲第（８）項記載の半導体
    デバイスに於いて、上記第１層の長さをＬとして、X₁L₁
    とX₂L₂の和をＬで割った値がε（Ｅ_AV）²/（2qV）より
    大きい半導体デバイス。
50. 【請求項５０】半導体デバイスに於いて、 導電型が交互に変る半導体材料よりなる第１、第２およ
    び第３のゾーンを含む半導体材料の本体であって、上記
    第１および第３のゾーンが一導電型であり、上記第２の
    ゾーンが反対導電型であり、上記第２のゾーンと上記第
    １および第３のゾーンとの間にそれぞれ第１および第２
    のPN接合を形成する半導体材料の本体を有し、 上記半導体材料の本体は上記第１および第２のゾーンの
    一部で構成された第１の表面をそなえ、ほぼ垂直な溝が
    上記第１の表面から上記第１および第２のゾーンを通っ
    て上記第３のゾーンの中まで伸びて、上記第１、第２お
    よび第３のゾーンの一部を含むペデスタルを形成してお
    り、上記ペデスタルの上記第３ゾーン部分の幅がＷで、
    上記溝の長さがＬ_ｔであり、横縦比Ｌ_ｔ/Wが上記ペデス
    タル全体を通じて0.5以上であり、 更に、上記溝によって露出された上記第１、第２および
    第３のゾーンの上記部分を覆うように上記溝の中に配置
    された絶縁層、ならびに 上記第２のゾーンと同じ広がりを持つように上記絶縁層
    に隣接して上記溝の中に配置され、かつ上記第２の接合
    を超えて伸びて、上記第３ゾーンの上記露出部分をほぼ
    おおうゲート電極を含むことを特徴とする半導体デバイ
    ス。
51. 【請求項５１】特許請求の範囲第（50）項記載の半導体
    デバイスに於いて、上記ゲート電極をオフ状態バイアス
    電位に接続して、上記第３のゾーンの大部分に関連した
    電界を上記ゲート電極に結合させて上記デバイスの逆降
    伏電圧を増大させる手段を含んでいる半導体デバイス。
52. 【請求項５２】特許請求の範囲第（51）項記載の半導体
    デバイスに於いて、上記第３のゾーンが高濃度にドーピ
    ングされている半導体デバイス。
53. 【請求項５３】特許請求の範囲第（51）項記載の半導体
    デバイスに於いて、上記の溝、絶縁層およびゲート電極
    が上記第３のゾーンの上記露出部分の少なくとも50％と
    重なる半導体デバイス。
54. 【請求項５４】特許請求の範囲第（51）項記載の半導体
    デバイスに於いて、上記ゲート電極が第１の部分と第２
    の部分を有し、上記第１の部分が少なくとも上記第２の
    ゾーンと同じ広がりを持ち、上記第２の部分が上記第３
    のゾーンの大部分と同じ広がりを持つ半導体デバイス。
55. 【請求項５５】特許請求の範囲第（51）項記載の半導体
    デバイスに於いて、上記溝が底表面を持ち、上記絶縁層
    と上記ゲート電極が上記溝の上記底表面の上に重なって
    いる半導体デバイス。
56. 【請求項５６】特許請求の範囲第（51）項記載の半導体
    デバイスに於いて、上記溝がなめらかに丸まった隅を含
    んでいる半導体デバイス。
57. 【請求項５７】特許請求の範囲第（51）項記載の半導体
    デバイスに於いて、上記第１および第２のゾーンとオー
    ミック接触する付加的な電極を含み、上記付加的電極が
    上記第１表面で上記第１のPN接合を短絡している半導体
    デバイス。
58. 【請求項５８】特許請求の範囲第（51）項記載の半導体
    デバイスに於いて、上記第３のゾーンに隣接して配置さ
    れ上記第３のゾーンとの間に第３のPN接合を形成する反
    対導電型の第４のゾーンを含んでいる半導体デバイス。
59. 【請求項５９】特許請求の範囲第（51）項記載の半導体
    デバイスに於いて、上記絶縁層が上記第２のゾーンに隣
    接した厚さがT₂の第１の部分、および上記第２接合およ
    び上記第３のゾーンに隣接した厚さがT₃の第２の部分を
    有する半導体デバイス。
60. 【請求項６０】特許請求の範囲第（51）項記載の半導体
    デバイスに於いて、上記絶縁層がＮ個の部分で構成さ
    れ、そのＮ番目の部分は上記第３のゾーンに隣接して上
    記の溝の深くに配置され、Ｎ−１番目の部分は上記Ｎ番
    目の部分よりも第１の表面に近い方に位置して厚さがＴ
    _Ｎ−１であり、上記Ｎ番目の部分の厚さはＴ_Ｎであり、
    Ｔ_ＮがＴ_Ｎ−１より大きい半導体デバイス。
61. 【請求項６１】特許請求の範囲第（51）項記載の半導体
    デバイスに於いて、上記絶縁層が移行領域を含み、この
    移行領域の中では上記絶縁層の厚さが上記第２のゾーン
    に隣接した厚さT₂から上記第３のゾーンに隣接した厚さ
    T₃へと徐々に大きくなっている半導体デバイス。