JPS63172444A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
【発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法、特に微細な多層配線層
を有する半導体装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION OBJECTS OF THE INVENTION (Industrial Field of Application) The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing a semiconductor device having fine multi-layer wiring layers.
（従来の技術）
近年、半導体装置の高集積化に伴い、半導体基板上に微
細な配線層を二層以上にわたって形成する多層配線技術
が普及している。このような多層配線を行う場合、下層
の配線層による段差を解消する平坦化技術が必要になり
、従来、エッチバック法が代表的な平坦化技術として用
いられている。(Prior Art) In recent years, as semiconductor devices have become highly integrated, multilayer wiring technology in which two or more fine wiring layers are formed on a semiconductor substrate has become widespread. When performing such multilayer wiring, a planarization technique is required to eliminate the step difference caused by the underlying wiring layer, and an etch-back method has conventionally been used as a typical planarization technique.
第４図に、このエッチバック法による平坦化技術を用い
た従来の半導体装置の製造方法の工程図の一例を示す。FIG. 4 shows an example of a process diagram of a conventional semiconductor device manufacturing method using this etch-back planarization technique.
まず、第４図（ａ）に示すように、シリコンからなる半
導体基板１上にアルミニウムからなる厚み０．８μｍの
第１の配線層２（図では２つの配線層２ｍ、２ｂが示さ
れている）を形成する。この上に５ｔＯ２を１．０μｍ
の厚みで堆積し、第１の絶縁膜３とする。さらにこの上
にレジスト層４を回転塗布法によって形成する。回転塗
布法によ一すレシスト層４の表面はほぼ平場になる。First, as shown in FIG. 4(a), a first wiring layer 2 made of aluminum and having a thickness of 0.8 μm is formed on a semiconductor substrate 1 made of silicon (two wiring layers 2m and 2b are shown in the figure). ) to form. 5tO2 on top of this to 1.0μm
The first insulating film 3 is deposited to a thickness of . Furthermore, a resist layer 4 is formed thereon by a spin coating method. The surface of the resist layer 4 formed by the spin coating method becomes substantially flat.
次に、第４図（ｂ）に示すように、Ｓ ｉＯ２からなる
第１の絶縁膜３とレジスト層４とのエツチングレートが
ほぼ等しいようなエツチング法によってエッチバックを
行い、第１の絶縁１１に３の上部をエツチングし、表面
が平坦化された第１の絶縁膜３′を得る。Next, as shown in FIG. 4(b), etching back is performed using an etching method such that the etching rate of the first insulating film 3 made of SiO2 and the resist layer 4 are approximately equal, and the first insulating film 3 is etched back. Then, the upper part of 3 is etched to obtain a first insulating film 3' whose surface is flattened.
続いて、第４図（ｃ）に示すように、絶縁性を向上させ
るために、Ｓ ｉ ０２からなる第２の絶縁膜５を形成
し、さらにアルミニウムからなる第２の配線層６を形成
する。このようにして、二層からなる配線層が形成でき
る。 。Subsequently, as shown in FIG. 4(c), in order to improve insulation, a second insulating film 5 made of SiO2 is formed, and a second wiring layer 6 made of aluminum is further formed. . In this way, a wiring layer consisting of two layers can be formed. .
（発明が解決しようとする問題点）
しかしながら、従来の多層配線層を有する半導体装置の
製造方法には、配線層の微細化に伴い、配線の信頼性が
低下するという問題点がある。すなわち、第５図（ａ）
に示すように、第１の配線層２ａと２ｂとの間の間隔ｄ
が１，５μｍ以下となるような微細な配線パターンを形
成させると、第１の絶縁膜３を堆積形成した時点で、第
１の絶縁膜３内に空洞部７が生じる。このような空洞部
７が生じると、エッチバックした時点で、第５図（ｂ）
に示すように、第１の絶縁膜３゛の上部に空洞部７°が
残ることになる。したがって、第５図（Ｃ）に示すよう
に、第２の絶縁膜５および第２の配線層６を形成したと
きに、第２の配線層６の一部分６°がこの空洞部７°内
に落下し、第２の配線層６が断線するような事態が生ず
ることになる。(Problems to be Solved by the Invention) However, the conventional method for manufacturing a semiconductor device having multiple wiring layers has a problem in that the reliability of the wiring decreases as the wiring layer becomes finer. That is, FIG. 5(a)
As shown in , the distance d between the first wiring layers 2a and 2b
When forming a fine wiring pattern with a diameter of 1.5 μm or less, a cavity 7 is generated in the first insulating film 3 at the time the first insulating film 3 is deposited. If such a cavity 7 is formed, the etchback shown in FIG. 5(b)
As shown in FIG. 3, a cavity 7° remains above the first insulating film 3'. Therefore, as shown in FIG. 5(C), when the second insulating film 5 and the second wiring layer 6 are formed, a portion 6° of the second wiring layer 6 is placed within this cavity 7°. This will cause a situation where the second wiring layer 6 is broken due to falling.
第５図（Ｃ）のように断線しないまでも、第２の配線層
６が部分的に薄くなると、配線抵抗の増大を招くことに
なり、結局配線の信頼性を著しく損なうことになる。Even if there is no disconnection as shown in FIG. 5(C), if the second wiring layer 6 becomes partially thin, the wiring resistance will increase, and the reliability of the wiring will eventually be significantly impaired.
そこで本発明は、微細な配線パターンを用いても信頼性
の高い配線を行うことができる多層配線層ををする半導
体装置の製造方法を提供することを目的とする。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device having a multilayer wiring layer, which allows highly reliable wiring even when using a fine wiring pattern.
（間居点を解決するための手段）
本発明の第１の特徴は、二層以上の配線層を有する半導
体装置の製造方法において、半導体基板上に第１の配線
層を形成する工程と、この工程終了後の露出面上に第１
の絶縁膜を形成する工程と、この第１の絶縁膜をエツチ
ングし、第１の配線層の側部にのみ第１の絶縁膜の一部
分を残存させる工程と、この工程終了後の露出面上に第
２の絶縁膜を形成する工程と、この第２の絶縁膜上に第
２の配線層を形成する工程と、を行い、微細な配線パタ
ーンを用いても信頼性の高い配線を行うことができるよ
うにした点にある。(Means for solving the gap) A first feature of the present invention is a method for manufacturing a semiconductor device having two or more wiring layers, including the step of forming a first wiring layer on a semiconductor substrate; After this step, place the first layer on the exposed surface.
a step of etching this first insulating film to leave a part of the first insulating film only on the side of the first wiring layer; A process of forming a second insulating film on the second insulating film, and a process of forming a second wiring layer on the second insulating film, thereby achieving highly reliable wiring even using a fine wiring pattern. The point is that we have made it possible to do this.
本発明の第２の特徴は、二層以上の配線層を有する半導
体装置の製造方法において、半導体基板上に第１の配線
層を形成する工程と、この工程終了後の露出面上に第１
の絶縁膜を形成する工程と、この第１の絶縁膜をエツチ
ングし、第１の配線層の側部にのみ第１の絶縁膜の一部
分を残存させる工程と、この工程終了後の露出面上に第
２の絶縁膜を形成する工程と、この第２の絶縁膜上にレ
ジスト層を形成する工程と、レジスト層とともに第２の
絶縁膜の上部をエツチング除去し、第２の絶縁膜の露出
面を平坦化する工程と、この平坦化された第２の絶縁膜
上に第３の絶縁膜を形成する工程と、この第３の絶縁膜
上に第２の配線層を形成する工程と、を行いミ微細な配
線パターンを用いても信頼性の高い配線を行うことがで
きるようにした点にある。A second feature of the present invention is that in a method for manufacturing a semiconductor device having two or more wiring layers, there is a step of forming a first wiring layer on a semiconductor substrate, and a step of forming a first wiring layer on an exposed surface after this step.
a step of etching this first insulating film to leave a part of the first insulating film only on the side of the first wiring layer; a step of forming a second insulating film on the second insulating film, a step of forming a resist layer on the second insulating film, etching away the upper part of the second insulating film together with the resist layer, and exposing the second insulating film. a step of flattening the surface, a step of forming a third insulating film on this flattened second insulating film, a step of forming a second wiring layer on this third insulating film, The key point is that it is possible to perform highly reliable wiring even when using microscopic wiring patterns.
（作 用）
本発明の第１の特徴によれば、第１の配線層の側部にの
み第１の絶縁膜を残存させるようにエッチバックを行っ
た後に第２の絶縁膜の形成を行うため、配線層と配線層
との間の高低差をなだらかにすることができ、かつ、空
洞部の発生を抑制することができる。また、本発明の第
２の特徴によれば、更に、第２の絶４縁膜をエッチバッ
クした後に、第３の絶縁膜を形成するようにしたため、
高低差をより少なくすることができる。したがって、微
細な配線パターンを用いた多層配線を行っても、上層の
配線不良が生ずることがなくなり、信頼性の高い配線が
可能になる。(Function) According to the first feature of the present invention, the second insulating film is formed after performing etchback so that the first insulating film remains only on the sides of the first wiring layer. Therefore, the difference in height between the wiring layers can be smoothed out, and the formation of cavities can be suppressed. Furthermore, according to the second feature of the present invention, the third insulating film is formed after etching back the second insulating film.
The height difference can be further reduced. Therefore, even if multi-layer wiring using fine wiring patterns is performed, wiring defects in the upper layer will not occur, and highly reliable wiring can be achieved.
（実施例）
以下、本発明を図示する実施例に基づいて説明する。第
１図は、本発明の第１の実施例に係る半導体装置の製造
方法の工程図である。まず、第１図（ａ）に示すように
、シリコンからなる半導体基板１上に厚み０．８μｍの
アルミニウムからなる第１の配線層２（図では２ａ、２
ｂの２つの層のみを示す）を形成する。続いて、この上
に厚み１．０μｍのＳ ｉＯ２からなる第１の絶縁膜３
を形成する。ここまでの工程は、従来の製造方法と同様
である。したがって、第１の配線層２ａと２ｂとの間隔
ｄが１．５μｍ以下となる微細な配線パターンを有する
場合には、前述のように空洞部７が形成される。(Example) The present invention will be described below based on an illustrative example. FIG. 1 is a process diagram of a method for manufacturing a semiconductor device according to a first embodiment of the present invention. First, as shown in FIG. 1(a), a first wiring layer 2 (2a, 2 in the figure) made of aluminum and having a thickness of 0.8 μm is formed on a semiconductor substrate 1 made of silicon.
(only two layers of b are shown). Subsequently, a first insulating film 3 made of SiO2 with a thickness of 1.0 μm is formed on this.
form. The steps up to this point are similar to conventional manufacturing methods. Therefore, in the case of having a fine wiring pattern in which the distance d between the first wiring layers 2a and 2b is 1.5 μm or less, the cavity 7 is formed as described above.
させ、次に第１図（ｂ）に示すように、反応性イオンエ
ツチング等の異方性エツチング技術を用いて、第１の絶
縁膜３を１μｍ程度エツチング除去する。このエッチバ
ックによって、第１の配線層２上に形成されていた第１
の絶縁膜３は除去され、第１の配線層２の側部にのみ第
１の絶縁膜３′が残ることになる。この第１図（ｂ）を
第５図（ｂ）と比較すると、本発明の特徴がはっきりす
る。第１図（ｂ）では、第１の配線層２の側部にのみ絶
縁膜が残っているため、もはや空洞部７は端なる凹部と
なっている。Then, as shown in FIG. 1(b), the first insulating film 3 is etched away by about 1 μm using an anisotropic etching technique such as reactive ion etching. As a result of this etchback, the first
The insulating film 3 is removed, leaving the first insulating film 3' only on the sides of the first wiring layer 2. Comparing this FIG. 1(b) with FIG. 5(b), the features of the present invention become clear. In FIG. 1(b), since the insulating film remains only on the side portions of the first wiring layer 2, the cavity 7 has become a concave portion at the end.
続いて、第１図（ｅ）に示すように、この上に厚み０．
５μｍ程のＳＬＯ□膜を形成し、第２の絶縁膜５とする
。Subsequently, as shown in FIG.
An SLO□ film of about 5 μm is formed to serve as the second insulating film 5.
最後に、第１図（ｄ）に示すように、第２の絶縁膜５の
上にアルミニウムからなる第２の配線層６を形成すれば
、配線不良を生じさせることなしに二層からなる配線を
行うことができる。Finally, as shown in FIG. 1(d), if a second wiring layer 6 made of aluminum is formed on the second insulating film 5, a two-layer wiring can be formed without causing wiring defects. It can be performed.
第２図は、本発明の第２の実施例に係る半導体装置の製
造方法の工程図である。この実施例では、まず、第１図
（Ｃ）に示す段階まで前述の工程と同様の工程を行う。FIG. 2 is a process diagram of a method for manufacturing a semiconductor device according to a second embodiment of the present invention. In this embodiment, first, steps similar to those described above are performed up to the stage shown in FIG. 1(C).
第１の実施例では、この後すぐに第２の配線層６の形成
を行ったが、本実施例でＩｔ、より平坦化を行うため、
次のような工程を付加する。In the first embodiment, the second wiring layer 6 was formed immediately after this, but in this embodiment, in order to further planarize It,
Add the following steps.
はじめに、第２図（ａ）に示すように、第２の絶縁膜５
の上に回転塗布法によってレジスト層８を形成する。こ
のような形成法を行うことによって、表面がほぼ平坦な
レジスト層８を得ることができる。First, as shown in FIG. 2(a), a second insulating film 5 is formed.
A resist layer 8 is formed thereon by a spin coating method. By performing such a formation method, a resist layer 8 having a substantially flat surface can be obtained.
次に、第２図（ｂ）に示すように、レジスト層８ととも
に第２の絶縁膜５の上部をエツチング除去する。このと
き、レジスト層８および第２の絶縁膜５の両者に対する
エツチングレートがほぼ等しいエツチングを行うように
する。本実施例では、反応性イオンエツチングを行って
いる。このようなエッチバックを行うことにより、エツ
チング後の露出面はほぼ平坦化することになる。Next, as shown in FIG. 2(b), the upper part of the second insulating film 5 together with the resist layer 8 is removed by etching. At this time, etching is performed so that the etching rate for both the resist layer 8 and the second insulating film 5 is approximately equal. In this example, reactive ion etching is performed. By performing such etchback, the exposed surface after etching becomes substantially flat.
この上に、第２図（Ｃ）に示すように、厚み０．３μｍ
程度のＳＬＯ□膜を形成し第３の絶縁膜９とし、更にそ
の上に、アルミニウムからなる第２の配線層６を形成す
る。On top of this, as shown in Figure 2 (C), a thickness of 0.3 μm is added.
A third insulating film 9 is formed by forming an SLO□ film of about 100 mL, and a second wiring layer 6 made of aluminum is further formed thereon.
以上のような工程を追加することにより、工程数は増え
るが、第１の実施例に比べ、より平坦化された第２の配
線層６を得ることができ、より信頼性の高い半導体装置
を製造することができる。By adding the above steps, the number of steps increases, but compared to the first embodiment, it is possible to obtain a more planarized second wiring layer 6, and a more reliable semiconductor device can be obtained. can be manufactured.
第３図は、本発明の第３の実施例に係る半導体装置の製
造方法の工程図である。まず、第３図（ａ）に示すよう
に、シリコンからなる半導体基板１の上に、アルミニウ
ムからなる第１の配線層２を形成する。続いて、この上
に第１の絶縁膜を形成するが、本実施例ではこの第１の
絶縁膜とじて回転塗布法によって形成したＳ ｉＯ２膜
（Ｓｐｉｎｏｎ Ｇｌａｓｓ 以下、ＳＯＧ膜と呼ぶ
）１０を用いている。このＳＯＧ膜１０は、回転塗布法
の性質から、表面がほぼ平坦なものとなる。FIG. 3 is a process diagram of a method for manufacturing a semiconductor device according to a third embodiment of the present invention. First, as shown in FIG. 3(a), a first wiring layer 2 made of aluminum is formed on a semiconductor substrate 1 made of silicon. Subsequently, a first insulating film is formed on this, but in this example, an SiO2 film (Spinon Glass, hereinafter referred to as SOG film) 10 formed by a spin coating method is used in addition to this first insulating film. ing. This SOG film 10 has a substantially flat surface due to the nature of the spin coating method.
次に、第３図（ｂ）に示すように、全面をエツチングす
ることにより、ＳＯＧ膜１０の上部を除去し、第１の配
線層２の上面を露出させる。Next, as shown in FIG. 3(b), by etching the entire surface, the upper part of the SOG film 10 is removed, and the upper surface of the first wiring layer 2 is exposed.
以上までの工程によって、はぼ平坦な露出面を得ること
ができる。そこで、第３図（Ｃ）に示すように、プラズ
マＣＶＤ法によってＳ ｈ Ｏ２を０．５μｍ程度堆積
させ、第２の絶縁膜としてのＣＶＤ絶縁１１１１を形成
し、最後にアルミニウムからなる第２の配線層６を形成
する。Through the steps described above, a substantially flat exposed surface can be obtained. Therefore, as shown in FIG. 3(C), ShO2 is deposited to a thickness of about 0.5 μm by plasma CVD to form a CVD insulation film 1111 as a second insulation film, and finally a second insulation film made of aluminum is deposited. A wiring layer 6 is formed.
なお、この第３の実施例に係る方法では、第１の配線層
２と第２の配線層６とを接続するためのコンタクトホー
ルの開口を行う場合の異方性エツチングが容易にかつ安
定して行えるというメリットも得られる。In addition, in the method according to the third embodiment, anisotropic etching when forming a contact hole for connecting the first wiring layer 2 and the second wiring layer 6 can be performed easily and stably. You also get the advantage of being able to do it.
以上のとおり本発明によれば、多層の配線層を有する半
導体装置の製造方法において、第１の配線層の側部にの
み第１の絶縁膜を残存させるようにエッチバックを行っ
た後に第２の絶縁膜の形成を行うため、配線層と配線層
との間の高低差をなだらかにし、空洞部の発生を抑制す
ることができるため、微細な配線パターンを用いても信
頼性の高い配線を行うことができるようになる。As described above, according to the present invention, in the method of manufacturing a semiconductor device having multilayer wiring layers, the first insulating film is etched back so that the first insulating film remains only on the sides of the first wiring layer, and then the second insulating film is etched back. Because it forms an insulating film, the difference in height between wiring layers can be smoothed out and the generation of cavities can be suppressed, making it possible to create highly reliable wiring even with fine wiring patterns. be able to do it.
また、更に、第２の絶縁膜をエッチバックした後に、第
３の絶縁膜を形成するようにしたため、高低差をより少
なくすることができ、更に信頼性の高い配線が可能にな
る。Furthermore, since the third insulating film is formed after etching back the second insulating film, the difference in height can be further reduced, and even more reliable wiring can be achieved.
第１図乃至第３図は、本発明の一実施例に係る半導体装
置の製造方法の工程図、第４図は従来の半導体装置の製
造方法の一例を示す工程図、第５図は第４図に示す方法
の問題点を説明するための工程図である。
１・・・半導体基板、２・・・第１の配線層、３・・・
第１の絶縁膜、４・・・レジスト層、５・・・第２の絶
縁膜、６・・・第２の配線層、７・・・空洞部、８・・
・レジスト層、９・・・第３の絶縁膜、１０・・・ＳＯ
Ｇ膜、１１・・・ＣｖＤ絶縁膜。
出願人代理人 佐 藤 −雄
鳥１図
２ａ ２ｂ
佑３ 図
処４図
男５０1 to 3 are process diagrams of a method for manufacturing a semiconductor device according to an embodiment of the present invention, FIG. 4 is a process diagram showing an example of a conventional method for manufacturing a semiconductor device, and FIG. FIG. 3 is a process diagram for explaining problems in the method shown in the figure. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2... First wiring layer, 3...
1st insulating film, 4... resist layer, 5... second insulating film, 6... second wiring layer, 7... cavity, 8...
・Resist layer, 9...Third insulating film, 10...SO
G film, 11...CvD insulating film. Applicant's agent Sato - Otori 1 figure 2a 2b Yu 3 figure 4 figure 50
Claims (1)
あって、半導体基板上に第１の配線層を形成する工程と
、この工程終了後に前記第１の配線層の露出面上に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜をエッチ
ングし、前記第１の配線層の側部にのみ前記第１の絶縁
膜の一部分を残存させる工程と、この工程終了後に前記
第１の配線層の露出面上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜上に第２の配線層を形成する工程
と、を有することを特徴とする半導体装置の製造方法。 ２、半導体基板としてシリコン基板を、第１および第２
の絶縁膜として酸化シリコンを、また、第１および第２
の配線層としてアルミニウムを、それぞれ用いることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 ３、第１の絶縁膜のエッチングを反応性イオンエッチン
グ法によって行うことを特徴とする特許請求の範囲第１
項または第２項記載の半導体装置の製造方法。 ４、第１の絶縁膜を回転塗布法によって形成することを
特徴とする特許請求の範囲第１項乃至第３項のいずれか
に記載の半導体装置の製造方法。 ５、第２の絶縁膜をＣＶＤ法によって形成することを特
徴とする特許請求の範囲第４項記載の半導体装置の製造
方法。 ６、二層以上の配線層を有する半導体装置の製造方法で
あって、半導体基板上に第１の配線層を形成する工程と
、この工程終了後に前記第１の配線層の露出面上に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜をエッチ
ングし、前記第１の配線層の側部にのみ前記第１の絶縁
膜の一部分を残存させる工程と、この工程終了後に前記
第１の配線層の露出面上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜上にレジスト層を形成する工程と
、前記レジスト層とともに前記第２の絶縁膜の上部をエ
ッチング除去し、前記第２の絶縁膜の露出面を平坦化す
る工程と、この平坦化された第２の絶縁膜上に第３の絶
縁膜を形成する工程と、この第３の絶縁膜上に第２の配
線層を形成する工程と、を有することを特徴とする半導
体装置の製造方法。 ７、半導体基板としてシリコン基板を、第１および第２
の絶縁膜として酸化シリコンを、また、第１および第２
の配線層としてアルミニウムを、それぞれ用いることを
特徴とする特許請求の範囲第６項記載の半導体装置の製
造方法。 ８、第１の絶縁膜のエッチングを、反応性イオンエッチ
ング法によって行うことを特徴とする特許請求の範囲第
６項または第７項記載の半導体装置の製造方法。 ９、第１の絶縁膜を回転塗布法によって形成することを
特徴とする特許請求の範囲第６項乃至第８項のいずれか
に記載の半導体装置の製造方法。 １０、第２の絶縁膜をＣＶＤ法によって形成することを
特徴とする特許請求の範囲第９項記載の半導体装置の製
造方法。 １１、レジスト層を回転塗布法によって形成することを
特徴とする特許請求の範囲第６項乃至第１０項のいずれ
かに記載の半導体装置の製造方法。 １２、レジスト層および第２の絶縁膜のエッチングを、
両者に対するエッチングレートがほぼ等しいエッチング
法によって行うことを特徴とする特許請求の範囲第６項
乃至第１１項のいずれかに記載の半導体装置の製造方法
。[Scope of Claims] 1. A method for manufacturing a semiconductor device having two or more wiring layers, comprising the steps of forming a first wiring layer on a semiconductor substrate, and after completing this step, forming the first wiring layer. on the exposed surface of
a step of etching the first insulating film to leave a part of the first insulating film only on the sides of the first wiring layer; Manufacturing a semiconductor device comprising: forming a second insulating film on an exposed surface of a first wiring layer; and forming a second wiring layer on the second insulating film. Method. 2. Using a silicon substrate as a semiconductor substrate, the first and second
Silicon oxide is used as an insulating film for the first and second insulating films.
2. The method of manufacturing a semiconductor device according to claim 1, wherein aluminum is used for each wiring layer. 3. Claim 1, characterized in that the first insulating film is etched by a reactive ion etching method.
A method for manufacturing a semiconductor device according to item 1 or 2. 4. The method for manufacturing a semiconductor device according to any one of claims 1 to 3, characterized in that the first insulating film is formed by a spin coating method. 5. The method of manufacturing a semiconductor device according to claim 4, wherein the second insulating film is formed by a CVD method. 6. A method for manufacturing a semiconductor device having two or more wiring layers, comprising the steps of forming a first wiring layer on a semiconductor substrate, and forming a second wiring layer on the exposed surface of the first wiring layer after this step. 1
a step of etching the first insulating film to leave a part of the first insulating film only on the sides of the first wiring layer; forming a second insulating film on the exposed surface of the first wiring layer; forming a resist layer on the second insulating film; and etching the upper part of the second insulating film together with the resist layer. removing and planarizing the exposed surface of the second insulating film, forming a third insulating film on the planarized second insulating film, and forming a third insulating film on the third insulating film. A method of manufacturing a semiconductor device, comprising the step of forming a second wiring layer. 7. Using a silicon substrate as a semiconductor substrate, the first and second
Silicon oxide is used as an insulating film for the first and second insulating films.
7. The method of manufacturing a semiconductor device according to claim 6, wherein aluminum is used for each wiring layer. 8. The method of manufacturing a semiconductor device according to claim 6 or 7, wherein the first insulating film is etched by a reactive ion etching method. 9. The method for manufacturing a semiconductor device according to any one of claims 6 to 8, characterized in that the first insulating film is formed by a spin coating method. 10. The method of manufacturing a semiconductor device according to claim 9, wherein the second insulating film is formed by a CVD method. 11. The method of manufacturing a semiconductor device according to any one of claims 6 to 10, characterized in that the resist layer is formed by a spin coating method. 12. Etching the resist layer and second insulating film,
12. The method of manufacturing a semiconductor device according to claim 6, wherein the method is performed using an etching method in which the etching rate for both is substantially equal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP384287A JPS63172444A (en) | 1987-01-10 | 1987-01-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP384287A JPS63172444A (en) | 1987-01-10 | 1987-01-10 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63172444A true JPS63172444A (en) | 1988-07-16 |
Family
ID=11568438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP384287A Pending JPS63172444A (en) | 1987-01-10 | 1987-01-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63172444A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340749A (en) * | 1991-05-17 | 1992-11-27 | Nec Corp | Manufacture of semiconductor device |
| JPH06168941A (en) * | 1992-07-31 | 1994-06-14 | Nec Corp | Semiconductor device and its manufacture |
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-
1987
- 1987-01-10 JP JP384287A patent/JPS63172444A/en active Pending
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