JPS63170682A - アクテイブマトリクス基板 - Google Patents
アクテイブマトリクス基板Info
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- JPS63170682A JPS63170682A JP61235703A JP23570386A JPS63170682A JP S63170682 A JPS63170682 A JP S63170682A JP 61235703 A JP61235703 A JP 61235703A JP 23570386 A JP23570386 A JP 23570386A JP S63170682 A JPS63170682 A JP S63170682A
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- Japan
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- electrode
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- thin film
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- 239000000758 substrate Substances 0.000 claims description 20
- 239000010408 film Substances 0.000 claims description 17
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔Ｅｉｌ、梁上の利用分野〕
本発明はアクティブマトリックス方式の液晶ディスプレ
イやエレクトロクロミックディスプレイに用いられるア
クティブマトリクス基板に関する。
イやエレクトロクロミックディスプレイに用いられるア
クティブマトリクス基板に関する。
従来のアクティブマトリクス基板仮は、例えば、ＩｎＬ
ｃｒｎａｔｉｏｎａｌ ＳｙｍＰｏｓｉｎｍ Ｄｉ
ｇｅｓｔ ｏｆ Ｔｅｃｂｎｉｃａｌｌセａｐｃｒ
ｓ（インターナシａす°ルシンポジウムダイジェストオ
プテクニカルペーパー）の１０８５年Ｐ、２８２〜ｐ、
２８５に記載されているような構造であった。この構造
を一般化して、その＃！要を第２ヌ１に示す、ガラス、
石英、サファイアなどの絶縁基板２０１１；にンースｍ
域、ドレイ／領域、チャネル領域を形成するシリ：＋７
薄膜２０Ｇと、これをａ＆ｍするようにゲート絶縁膜２
０１が設けられている。この上にシリプシ机や金属から
成るゲート電極２０２が設けられて、さらにシリコン薄
膜２０６、ゲート絶縁膜２０３、ゲート電極２０２を被
覆するように層間絶縁１１２２０５が設けられ、ソース
領域およびドレイン領域に達するように居間絶縁膜２０
５に聞けられたコンタクト；１；−ルを介しソース領域
、ドレイン領域とコンタクトを地るように設けられた透
明画素電極２０４、データライン２０７が層間絶縁膜２
０５上に設置されている。
ｃｒｎａｔｉｏｎａｌ ＳｙｍＰｏｓｉｎｍ Ｄｉ
ｇｅｓｔ ｏｆ Ｔｅｃｂｎｉｃａｌｌセａｐｃｒ
ｓ（インターナシａす°ルシンポジウムダイジェストオ
プテクニカルペーパー）の１０８５年Ｐ、２８２〜ｐ、
２８５に記載されているような構造であった。この構造
を一般化して、その＃！要を第２ヌ１に示す、ガラス、
石英、サファイアなどの絶縁基板２０１１；にンースｍ
域、ドレイ／領域、チャネル領域を形成するシリ：＋７
薄膜２０Ｇと、これをａ＆ｍするようにゲート絶縁膜２
０１が設けられている。この上にシリプシ机や金属から
成るゲート電極２０２が設けられて、さらにシリコン薄
膜２０６、ゲート絶縁膜２０３、ゲート電極２０２を被
覆するように層間絶縁１１２２０５が設けられ、ソース
領域およびドレイン領域に達するように居間絶縁膜２０
５に聞けられたコンタクト；１；−ルを介しソース領域
、ドレイン領域とコンタクトを地るように設けられた透
明画素電極２０４、データライン２０７が層間絶縁膜２
０５上に設置されている。
しかし、従来の液晶アクティブマトリクス７．１板は次
のような問題点をイ１°していた。
のような問題点をイ１°していた。
−１１？素に画像情報の電荷が人力された後、該画素に
次のｉｉ！ｉｆ素情報が入力される期間は、該画素は、
画像情報を電荷の形で保持しなければならない。
次のｉｉ！ｉｆ素情報が入力される期間は、該画素は、
画像情報を電荷の形で保持しなければならない。
さもないと、７リフカ、色調の変化、：＋７トラストむ
らなどが生じ表示品質が悪化してしまうからである。し
かし、画素には、液晶自身の電荷リーク、Ｐ、Ｖ膜トラ
ンジスタのリークなどが存在するため、電荷のリークは
ある一定値以下におさえることはできない。そこで、画
素の容量を大きくし、相対的なリーク量を小さくおさえ
る必要がある。
らなどが生じ表示品質が悪化してしまうからである。し
かし、画素には、液晶自身の電荷リーク、Ｐ、Ｖ膜トラ
ンジスタのリークなどが存在するため、電荷のリークは
ある一定値以下におさえることはできない。そこで、画
素の容量を大きくし、相対的なリーク量を小さくおさえ
る必要がある。
しかし、従来の液晶アクティブマトリクス基板では画素
の液晶の容毒分の電荷しか蓄えることしかできなかった
ため、リークｍ流の影暫を受けて、シリフカ、色調の変
化、コントラストむらなどが生じ、表示品質が悪化する
という問題点を存していた。
の液晶の容毒分の電荷しか蓄えることしかできなかった
ため、リークｍ流の影暫を受けて、シリフカ、色調の変
化、コントラストむらなどが生じ、表示品質が悪化する
という問題点を存していた。
またこのような問題点を回避するために、第３図に示す
ように透明電極２０８を配置し、１ｌＩｖ索電１４２０
４と、層間絶縁膜２０５を利用した付加重塁容量を形成
するには、透明電極２０８を形成するためには、新たな
工程を増やさなければならないため、′６！Ｊ逍コスト
が高く、安価なアクタ−イブマトリクス基板を提供でき
ないという問題点もあわせもっていた。
ように透明電極２０８を配置し、１ｌＩｖ索電１４２０
４と、層間絶縁膜２０５を利用した付加重塁容量を形成
するには、透明電極２０８を形成するためには、新たな
工程を増やさなければならないため、′６！Ｊ逍コスト
が高く、安価なアクタ−イブマトリクス基板を提供でき
ないという問題点もあわせもっていた。
本発明はこのような問題点を解決するものであり、その
１的とするところは、新たな工程を増やすことなく、付
加画素容量を形成できるアクディプマトリクス基板を提
供することにある。
１的とするところは、新たな工程を増やすことなく、付
加画素容量を形成できるアクディプマトリクス基板を提
供することにある。
（問題点を解決するための手段〕
本発明のアクディプマトリクス基板は、ドナーあるいは
アクセプタとなる不純物を添加したシリコンＦ’、Ｖ１
１２．から成るソース領域及びドレイ／領域と、該ソー
ス領域及び該ドレイン領域の上側で接し両者を結ぶよう
に設けられたシリコン薄膜から成るチャネル領域と、該
ソース領域と該ドレイ／領域と該チャネル領域を被覆す
るゲート絶＆を膜と、該ゲート絶縁股上に設けられたゲ
ート電極を具備した薄膜トランジスタと、該ゲート電極
と平行に配置した共通電極を絶縁基板上に設置したこと
を特徴とする。
アクセプタとなる不純物を添加したシリコンＦ’、Ｖ１
１２．から成るソース領域及びドレイ／領域と、該ソー
ス領域及び該ドレイン領域の上側で接し両者を結ぶよう
に設けられたシリコン薄膜から成るチャネル領域と、該
ソース領域と該ドレイ／領域と該チャネル領域を被覆す
るゲート絶＆を膜と、該ゲート絶縁股上に設けられたゲ
ート電極を具備した薄膜トランジスタと、該ゲート電極
と平行に配置した共通電極を絶縁基板上に設置したこと
を特徴とする。
本発明の実施例を図面に基づいて説明する。
第１図は本発明の第１の実施例であるアクティブマトリ
クス基板の断面図である。ガラス、石莢、・す゛ファイ
ア等の絶縁基板１０１上にドナーあるいはアクセプタと
なる不純物を添加した多結晶シリ；７７、非晶質シリコ
ン等のシリコン薄膜から成るソース領域１０２及びドレ
イン領Ｖｃ１０３が形成されている。このソース領域端
の上側と、ドレイン領域端の上側に接して、この両者を
結ぶように多結晶シリコン、あるいは非晶質シリコン等
のシリコ／薄膜から成るチャネル領域１０４が設けられ
ている。ソース領域１０２、ドレイン領域１０３、チャ
ネル領域１０４を被覆するようにＳ、０１．５ＩＮＸ１
Ｓ、ＯＮ等のゲート絶縁膜１０５が形成されており、ゲ
ート絶縁膜１０５上に金届透明導電校により形成された
ゲートｆＩ２極１１０と金属、透明導電膜により形成さ
れた共通電極１０８が形成されている。ゲート絶縁１１
２１０５、ゲート電極１１０及び共通ｆ１ｔ！１ｉｌｏ
Ｏを被覆するように５１０ｆ、５１ＮＸ％Ｓ、ＯＮ等の
層間絶縁１１２．１０８が形成されている。そして、金
属、透明導電膜等から成るソース電ｔ！ｉ １００がソ
ース領域１０２に、同様に金属、透明導電ｖＳ等から成
る画素電極１０７がドレイ／領域１０３に、居間絶縁膜
１０８とゲート絶縁膜１０５に聞けられたコンタクトホ
ールを介して接続されている。
クス基板の断面図である。ガラス、石莢、・す゛ファイ
ア等の絶縁基板１０１上にドナーあるいはアクセプタと
なる不純物を添加した多結晶シリ；７７、非晶質シリコ
ン等のシリコン薄膜から成るソース領域１０２及びドレ
イン領Ｖｃ１０３が形成されている。このソース領域端
の上側と、ドレイン領域端の上側に接して、この両者を
結ぶように多結晶シリコン、あるいは非晶質シリコン等
のシリコ／薄膜から成るチャネル領域１０４が設けられ
ている。ソース領域１０２、ドレイン領域１０３、チャ
ネル領域１０４を被覆するようにＳ、０１．５ＩＮＸ１
Ｓ、ＯＮ等のゲート絶縁膜１０５が形成されており、ゲ
ート絶縁膜１０５上に金届透明導電校により形成された
ゲートｆＩ２極１１０と金属、透明導電膜により形成さ
れた共通電極１０８が形成されている。ゲート絶縁１１
２１０５、ゲート電極１１０及び共通ｆ１ｔ！１ｉｌｏ
Ｏを被覆するように５１０ｆ、５１ＮＸ％Ｓ、ＯＮ等の
層間絶縁１１２．１０８が形成されている。そして、金
属、透明導電膜等から成るソース電ｔ！ｉ １００がソ
ース領域１０２に、同様に金属、透明導電ｖＳ等から成
る画素電極１０７がドレイ／領域１０３に、居間絶縁膜
１０８とゲート絶縁膜１０５に聞けられたコンタクトホ
ールを介して接続されている。
このように構成されたアクティブマトリクス基板におい
ては、層間絶縁ｌ１２１０８を誘電体として用いた付加
１１１ｉ索容量が画素？′［２極１０７と共通電極１０
０の間に形成される。しかも、ゲー）［極１１０と共通
電極１０９は同一の材料で、同一の工程で形成されるた
め、工程数を増すことによるコストの上昇、歩出りの低
下などといった問題を回遊することができる。
ては、層間絶縁ｌ１２１０８を誘電体として用いた付加
１１１ｉ索容量が画素？′［２極１０７と共通電極１０
０の間に形成される。しかも、ゲー）［極１１０と共通
電極１０９は同一の材料で、同一の工程で形成されるた
め、工程数を増すことによるコストの上昇、歩出りの低
下などといった問題を回遊することができる。
第４図は、第１図に示した本発明の実施例を基面−り面
から見た図である。
から見た図である。
本発明の第２の実施例を第５図を用いて説明する。ガラ
ス、石英、サファイア等の絶縁基板３０１の上にドナー
あるいはアクセプタとなる不純物を添加した多結晶シリ
コン、非晶質シリコンなどのシリコンＲ１１膜から成る
ソース領域３０２及びドレイ／領域３０３が形成されて
いる。このソース領域端の上側と、ドレイン領域端の上
側に接して、この両者を結ぶように多結晶シリコンある
いは非晶質シリコン等のシリコン薄膜から成るチャネル
領域３０４が設けられている。また、金属、透明導電膜
等から成るソース電極３０５がソース領域３０２に接し
ており、同じくドレイ／電極３０Ｇがドレイン電１ｉ
３０３に接している。これら全体をＳ、０．．５−ＮＸ
、Ｓ、ＯＮ等のゲート絶縁膜３０７が岐覆しており、こ
の上に金属、透明）Ｄ ７Ｉ２１１２から成るゲート電
極３０８と同じく共通電極３００が設けられている。ゲ
ート絶縁１１２．３０７は居間絶縁膜も兼ねている。
ス、石英、サファイア等の絶縁基板３０１の上にドナー
あるいはアクセプタとなる不純物を添加した多結晶シリ
コン、非晶質シリコンなどのシリコンＲ１１膜から成る
ソース領域３０２及びドレイ／領域３０３が形成されて
いる。このソース領域端の上側と、ドレイン領域端の上
側に接して、この両者を結ぶように多結晶シリコンある
いは非晶質シリコン等のシリコン薄膜から成るチャネル
領域３０４が設けられている。また、金属、透明導電膜
等から成るソース電極３０５がソース領域３０２に接し
ており、同じくドレイ／電極３０Ｇがドレイン電１ｉ
３０３に接している。これら全体をＳ、０．．５−ＮＸ
、Ｓ、ＯＮ等のゲート絶縁膜３０７が岐覆しており、こ
の上に金属、透明）Ｄ ７Ｉ２１１２から成るゲート電
極３０８と同じく共通電極３００が設けられている。ゲ
ート絶縁１１２．３０７は居間絶縁膜も兼ねている。
本発明は次のような効果をイ「する。
第１に、付加画素容量を形成できるために、フリッカ、
色調の変化、コントラストむらなどの生じない表示品質
の高い表示を得ることができる。
色調の変化、コントラストむらなどの生じない表示品質
の高い表示を得ることができる。
第２に、付加画素容量を形成する工程はゲート電極を形
成する工程と同一であるので、新たな工程を加える必要
がない。従って、！Ｉ８１造コストコスト、安価なアク
ティブマトリクス基板を提供することができる。
成する工程と同一であるので、新たな工程を加える必要
がない。従って、！Ｉ８１造コストコスト、安価なアク
ティブマトリクス基板を提供することができる。
第３に、ゲート電極と同じ膜厚を持つ共通電極が画素電
極に重なるように配置されるために、画素電極と画素と
の断差が数倍される。このために、液晶の配向を生じさ
せやすくできるので、解像度の高い鮮明な指示を得るこ
とができる。
極に重なるように配置されるために、画素電極と画素と
の断差が数倍される。このために、液晶の配向を生じさ
せやすくできるので、解像度の高い鮮明な指示を得るこ
とができる。
第１図は本発明の第１の実施例のアクティブマトリクス
基板の断面図である。 ′ｍ２図は従来のアクティブマトリクス基板の断面図で
ある。 ｍ３図は従来のアクティブマトリクス基板の断面図であ
る。 第４図は本発明の第１の実施例のアクティブマトリクス
基板を基板上面から見た図である。 第６図は本発明のｆｆｆ２の実施例のアクティブマトリ
クス基板の断面図である。 １（１）、３００・・・共通電極 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名第１図 第２図 第３図 第４図 第５図
基板の断面図である。 ′ｍ２図は従来のアクティブマトリクス基板の断面図で
ある。 ｍ３図は従来のアクティブマトリクス基板の断面図であ
る。 第４図は本発明の第１の実施例のアクティブマトリクス
基板を基板上面から見た図である。 第６図は本発明のｆｆｆ２の実施例のアクティブマトリ
クス基板の断面図である。 １（１）、３００・・・共通電極 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名第１図 第２図 第３図 第４図 第５図
Claims (1)
- ドナーあるいはアクセプタとなる不純物を添加したシリ
コン薄膜から成るソース領域及びドレイン領域と、該ソ
ース領域及び該ドレイン領域の上側で接し両者を結ぶよ
うに設けられたシリコン薄膜から成るチャネル領域と、
該ソース領域と該ドレイン領域と該チャネル領域を被覆
するゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲ
ート電極を具備した薄膜トランジスタと、該ゲート電極
と平行に配置した共通電極を絶縁基板上に設置したこと
を特徴とするアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235703A JPS63170682A (ja) | 1986-10-03 | 1986-10-03 | アクテイブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235703A JPS63170682A (ja) | 1986-10-03 | 1986-10-03 | アクテイブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63170682A true JPS63170682A (ja) | 1988-07-14 |
Family
ID=16989974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61235703A Pending JPS63170682A (ja) | 1986-10-03 | 1986-10-03 | アクテイブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63170682A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10214042A (ja) * | 1996-11-29 | 1998-08-11 | Sanyo Electric Co Ltd | 表示装置 |
| JP2002196706A (ja) * | 1996-11-29 | 2002-07-12 | Sanyo Electric Co Ltd | 単純マトリックス方式の表示装置 |
| JP2006323396A (ja) * | 1997-02-17 | 2006-11-30 | Seiko Epson Corp | 表示装置 |
| US7710364B2 (en) | 1997-02-17 | 2010-05-04 | Seiko Epson Corporation | Display apparatus |
| US8188647B2 (en) | 1997-02-17 | 2012-05-29 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| WO2014069260A1 (ja) * | 2012-10-29 | 2014-05-08 | シャープ株式会社 | アクティブマトリクス基板および液晶表示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132191A (en) * | 1981-02-10 | 1982-08-16 | Suwa Seikosha Kk | Active matrix substrate |
-
1986
- 1986-10-03 JP JP61235703A patent/JPS63170682A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132191A (en) * | 1981-02-10 | 1982-08-16 | Suwa Seikosha Kk | Active matrix substrate |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10214042A (ja) * | 1996-11-29 | 1998-08-11 | Sanyo Electric Co Ltd | 表示装置 |
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| US8154199B2 (en) | 1997-02-17 | 2012-04-10 | Seiko Epson Corporation | Display apparatus |
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| US8247967B2 (en) | 1997-02-17 | 2012-08-21 | Seiko Epson Corporation | Display apparatus |
| US8354978B2 (en) | 1997-02-17 | 2013-01-15 | Seiko Epson Corporation | Display apparatus |
| US8362489B2 (en) | 1997-02-17 | 2013-01-29 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| WO2014069260A1 (ja) * | 2012-10-29 | 2014-05-08 | シャープ株式会社 | アクティブマトリクス基板および液晶表示装置 |
| US9570469B2 (en) | 2012-10-29 | 2017-02-14 | Sharp Kabushiki Kaisha | Active-matrix substrate and liquid-crystal display device |
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