JPS63169126A - Ｄａコンバ−タ - Google Patents
Ｄａコンバ−タInfo
- Publication number
- JPS63169126A JPS63169126A JP31289086A JP31289086A JPS63169126A JP S63169126 A JPS63169126 A JP S63169126A JP 31289086 A JP31289086 A JP 31289086A JP 31289086 A JP31289086 A JP 31289086A JP S63169126 A JPS63169126 A JP S63169126A
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- Japan
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- digital data
- time
- output
- input digital
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- Pending
Links
- 230000010354 integration Effects 0.000 claims abstract description 40
- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 240000000662 Anethum graveolens Species 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＤＡ（ディジタル・アナログ）コンバータ
に係り、特に、積分型ＤＡコンバータにおいて、アナロ
グ変換出力の変動を防止したものに関する。
に係り、特に、積分型ＤＡコンバータにおいて、アナロ
グ変換出力の変動を防止したものに関する。
従来、積分型のＤＡコンバータは、第５図に示すように
、入力ディジタルデータＤｉをカウンタ２に設定し、人
力ディジタルデータＤ、に応じてたとえば、第６図のＪ
に示すクロックパルスＣＬＫを計数し、その計数出力に
応じてスイッチ４を閉じ、定電流源６の定電流■を積分
器８に流し、その積分によって入力ディジタルデータＤ
、のアナログ変換出力を得るのである。積分器８は、演
算増幅器８１、キャパシタ８２およびスイッチ８３で構
成されており、スイッチ８３は、データ入力時にイニシ
ャルリセットを行うために第６図のＫに示すリセット信
号ＩＲによって導通し、キャパシタ８２の残留電荷を放
電する。この初期設定の後、第６図のＭに示ように、入
力ディジタルデータＤ、に対応したカウンタ２の計数出
力によって与えられる積分時間信号Ｓｉによって スイ
ッチ４が閉じられるので、積分器８は、その閉期間ｔ１
において定電流■を積分し、その積分値からなる第６図
のＮに示す積分出力■、を発生する。
、入力ディジタルデータＤｉをカウンタ２に設定し、人
力ディジタルデータＤ、に応じてたとえば、第６図のＪ
に示すクロックパルスＣＬＫを計数し、その計数出力に
応じてスイッチ４を閉じ、定電流源６の定電流■を積分
器８に流し、その積分によって入力ディジタルデータＤ
、のアナログ変換出力を得るのである。積分器８は、演
算増幅器８１、キャパシタ８２およびスイッチ８３で構
成されており、スイッチ８３は、データ入力時にイニシ
ャルリセットを行うために第６図のＫに示すリセット信
号ＩＲによって導通し、キャパシタ８２の残留電荷を放
電する。この初期設定の後、第６図のＭに示ように、入
力ディジタルデータＤ、に対応したカウンタ２の計数出
力によって与えられる積分時間信号Ｓｉによって スイ
ッチ４が閉じられるので、積分器８は、その閉期間ｔ１
において定電流■を積分し、その積分値からなる第６図
のＮに示す積分出力■、を発生する。
そして、ディグリッチ回路ｌＯは、積分出力■、の不要
な信号成分を除いて必要なアナログ出力ＶＯＵＴを取り
出すものであり、積分出力■、は、保持時間ｈｔの後、
第６図のしに示すディグリッチ制御信号ＤＯ３に応じて
取り込まれ、アナログ変換出力Ｖ。Ｕ７が出力端子１２
から出力されるのである。
な信号成分を除いて必要なアナログ出力ＶＯＵＴを取り
出すものであり、積分出力■、は、保持時間ｈｔの後、
第６図のしに示すディグリッチ制御信号ＤＯ３に応じて
取り込まれ、アナログ変換出力Ｖ。Ｕ７が出力端子１２
から出力されるのである。
ところで、このようなりＡコンバータでは、第７図に示
すように、積分開始点ｔ０からディジタルデータＤ、
（＝Ｄ、 、Ｄ、 ・・・）に応じてクロックパル
スＣＬＫを計数し、その積分終了時点はＬ１％ Ｌ２
・・・のようにディジタルデータＤ、の値に応じて
異なり、各積分出力Ｖｓ（＝Ｖ＋、ｖ２ ・・・）がデ
ィグリフチ回路ｌＯに取り込まれる時点ｔ７までの保持
時間ｈｔ、、ｈｔ、 ・・・は、データＤ＋、Ｄｔ
・・・によって異なっている。
すように、積分開始点ｔ０からディジタルデータＤ、
（＝Ｄ、 、Ｄ、 ・・・）に応じてクロックパル
スＣＬＫを計数し、その積分終了時点はＬ１％ Ｌ２
・・・のようにディジタルデータＤ、の値に応じて
異なり、各積分出力Ｖｓ（＝Ｖ＋、ｖ２ ・・・）がデ
ィグリフチ回路ｌＯに取り込まれる時点ｔ７までの保持
時間ｈｔ、、ｈｔ、 ・・・は、データＤ＋、Ｄｔ
・・・によって異なっている。
このため、データ値に応じた積分出力Ｖ１、ｖ２・・・
は、保持時間ｈｔ＋、ｈｔｚ ・・・の間にキャパシ
タ８２の自然放電などで値が変動し、ディグリフチ回路
１０から出力されるアナログ変換出力■。Ｕ７に歪を生
じ、ＤＡ変換の信頼性を低下させるおそれがあった。
は、保持時間ｈｔ＋、ｈｔｚ ・・・の間にキャパシ
タ８２の自然放電などで値が変動し、ディグリフチ回路
１０から出力されるアナログ変換出力■。Ｕ７に歪を生
じ、ＤＡ変換の信頼性を低下させるおそれがあった。
そこで、この発明は、アナログ変換出力の信頼性を高め
ようとするものである。
ようとするものである。
この発明のＤＡコンバータは、第１図に示すように、入
力ディジタルデータＤ、に応じて定電流■を積分し、人
力ディジタルデータＤ、をアナログ値に変換するＤＡコ
ンバータにおいて、入力ディジタルデータＤ、の各値に
共通の積分終了時点【、を設定するとともに、この積分
終了時点１Ｋを基準にして入力ディジタルデータＤ五の
値に応じた積分時間ｔ３を発生するデータ時間変換手段
（カウンタ１４、タイミング制御回路１６およびＡＮＤ
回路１８からなる回路）を備えたものである。
力ディジタルデータＤ、に応じて定電流■を積分し、人
力ディジタルデータＤ、をアナログ値に変換するＤＡコ
ンバータにおいて、入力ディジタルデータＤ、の各値に
共通の積分終了時点【、を設定するとともに、この積分
終了時点１Ｋを基準にして入力ディジタルデータＤ五の
値に応じた積分時間ｔ３を発生するデータ時間変換手段
（カウンタ１４、タイミング制御回路１６およびＡＮＤ
回路１８からなる回路）を備えたものである。
各入力ディジタルデータＤ、の時間ｔは、データ値によ
って異なるが、各入力ディジタルデータＤ、について、
積分器８の積分終了時点ｔ。を共通にし、各入力ディジ
タルデータＤ、の値に応じて積分開始点ｔ０を変更すれ
ば、積分時間ｔｓは、入力ディジタルデータＤ！に応じ
たものとなる。
って異なるが、各入力ディジタルデータＤ、について、
積分器８の積分終了時点ｔ。を共通にし、各入力ディジ
タルデータＤ、の値に応じて積分開始点ｔ０を変更すれ
ば、積分時間ｔｓは、入力ディジタルデータＤ！に応じ
たものとなる。
そこで、積分出力Ｖ、の保持時間は、入力ディジタルデ
ータＤｚの値に関係なく、一定になるとともに、積分終
了時点りが共通化しているので、その直後に積分出力Ｖ
、を取り込んで、アナログ変換出力Ｖ。Ｕ、として出力
することができるのである。
ータＤｚの値に関係なく、一定になるとともに、積分終
了時点りが共通化しているので、その直後に積分出力Ｖ
、を取り込んで、アナログ変換出力Ｖ。Ｕ、として出力
することができるのである。
第１図は、この発明のＤＡコンバータの実施例を示す。
カウンタ１４、タイミング制御回路１６およびＡＮＤ回
路１８は、入力ディジタルデータＤＩの各値に共通の積
分終了時点ｔ４を設定し、この積分終了時点ｔ、を基準
にして入力ディジタルデータＤ、の値に応じた積分時間
ｔ、を発生するデータ時間変換手段を構成する。
路１８は、入力ディジタルデータＤＩの各値に共通の積
分終了時点ｔ４を設定し、この積分終了時点ｔ、を基準
にして入力ディジタルデータＤ、の値に応じた積分時間
ｔ、を発生するデータ時間変換手段を構成する。
カウンタ１４は、たとえば、入力ディジタルデータＤｉ
の最大データ値Ｄ８．８までの計数能力を持った加算カ
ウンタで構成される。このカウンタ１４には、計数入力
としてたとえば、第２図の八に示すようなりロックパル
スＣＬＫが加えられ、タイミング制御回路１６からの第
２図のＢに示すデータ取込信号ＤＳに応じて入力ディジ
タルデータＤ１が取り込まれるとともに、クロックパル
スＣＬＫの計数を開始し、入力ディジタルデータＤ！に
応じたクロックパルスＣＬＫの計数を行って、その計数
出力として入力ディジタルデータＤ、に応じた第２図の
已に示す時間信号Ｔｉを発生する。時間１ｉは、入力デ
ィジタルデータＤ１を表わす。
の最大データ値Ｄ８．８までの計数能力を持った加算カ
ウンタで構成される。このカウンタ１４には、計数入力
としてたとえば、第２図の八に示すようなりロックパル
スＣＬＫが加えられ、タイミング制御回路１６からの第
２図のＢに示すデータ取込信号ＤＳに応じて入力ディジ
タルデータＤ１が取り込まれるとともに、クロックパル
スＣＬＫの計数を開始し、入力ディジタルデータＤ！に
応じたクロックパルスＣＬＫの計数を行って、その計数
出力として入力ディジタルデータＤ、に応じた第２図の
已に示す時間信号Ｔｉを発生する。時間１ｉは、入力デ
ィジタルデータＤ１を表わす。
タイミング制御回路１６は、時間制御手段として設置さ
れものであり、たとえば、第２図のＢに示すデータ取込
信号ＤＳ、第２図のＣに示すディグリッチ制御信号ＤＯ
３、第２図のＤに示す最大時間信号Ｔ□８および第２図
のＦに示すリセット信号ＩＲ，を一定の時間間隔を以て
発生する。最大時間信号Ｔ１１．は、入力ディジタルデ
ータＤｉの最大時間ｔｍａＫを表わすものである。
れものであり、たとえば、第２図のＢに示すデータ取込
信号ＤＳ、第２図のＣに示すディグリッチ制御信号ＤＯ
３、第２図のＤに示す最大時間信号Ｔ□８および第２図
のＦに示すリセット信号ＩＲ，を一定の時間間隔を以て
発生する。最大時間信号Ｔ１１．は、入力ディジタルデ
ータＤｉの最大時間ｔｍａＫを表わすものである。
この最大時間信号Ｔ ｍ ｍ ｗと、カウンタＩ４が発
生した時間信号Ｔ、は、一定の論理関係を出力する論理
手段として設置されたＡＮＤ回路１８に、時間信号Ｔ、
を負論理として加えられて、両者の論理積が取られる。
生した時間信号Ｔ、は、一定の論理関係を出力する論理
手段として設置されたＡＮＤ回路１８に、時間信号Ｔ、
を負論理として加えられて、両者の論理積が取られる。
この論理積によって入力ディジタルデータＤ！に応じた
積分時間ｔ、を表わす積分時間信号Ｓ、が形成される。
積分時間ｔ、を表わす積分時間信号Ｓ、が形成される。
この積分時間信号Ｓｉは、第２図のＨに示すように、ス
イッチ４を開閉するための制御信号を成し、スイッチ４
は、積分時間信号Ｓ、によって設定される積分時間ｔ、
で閉じられ、この積分時間ｔ、においで、定電流源６に
よって定電流■が積分器８に供給される。
イッチ４を開閉するための制御信号を成し、スイッチ４
は、積分時間信号Ｓ、によって設定される積分時間ｔ、
で閉じられ、この積分時間ｔ、においで、定電流源６に
よって定電流■が積分器８に供給される。
また、タイミング制御回路１６が発生したリセット信号
ＩＲ＋ と、カウンタエ４が発生した時間信号Ｔ、はＡ
ＮＤ回路２０に加えられ、両者の論理積の成立によって
、第２図のＧに示すリセット信号ＩＲ，が形成される。
ＩＲ＋ と、カウンタエ４が発生した時間信号Ｔ、はＡ
ＮＤ回路２０に加えられ、両者の論理積の成立によって
、第２図のＧに示すリセット信号ＩＲ，が形成される。
このリセット信号ＩＲ２の時間１．において、スイッチ
８３が閉じられ、ＤＡ変換に先立ってキャパシタ８２の
残留電荷の放電が行われる。
８３が閉じられ、ＤＡ変換に先立ってキャパシタ８２の
残留電荷の放電が行われる。
このようなスイッチ８３によるキャパシタ８２の初期設
定と、積分入力としての定電流Ｉを積分器８に加えるた
めのスイッチ４の開閉とは、第２図のＧおよびＨから明
らかなように、共に時間信号Ｔｊにより同期して行われ
ている。したがって、キャパシタ８２の初期設定の後、
各入力ディジタルデータＤ、のデータ値を表わす時間ｔ
ムの経過の後、人力ディジタルデータＤ１に対応した積
分時間ｔ、を以て定電流Ｉが積分されるのである。
定と、積分入力としての定電流Ｉを積分器８に加えるた
めのスイッチ４の開閉とは、第２図のＧおよびＨから明
らかなように、共に時間信号Ｔｊにより同期して行われ
ている。したがって、キャパシタ８２の初期設定の後、
各入力ディジタルデータＤ、のデータ値を表わす時間ｔ
ムの経過の後、人力ディジタルデータＤ１に対応した積
分時間ｔ、を以て定電流Ｉが積分されるのである。
第２図の■に示すように、積分器８が発生した積分出力
Ｖ、は、タイミング制御回路１６が発生したディグリッ
チ制御信号ＤＯ３によって、積分終了時点ｔ０の直後に
ディグリッチ回路１０に取り込まれる。第２図のＣに示
すディグリッチ制御信号において、ｔ、は積分出力■、
の取込み期間を表しており、この期間ｔｃで積分出力■
、がディグリッチ回路１０に取り込まれる。そして、出
力端子１２から入力ディジタルデータＤ、に応じたアナ
ログイ直として出力ＶＯＬＩ？が取り出されるのである
。
Ｖ、は、タイミング制御回路１６が発生したディグリッ
チ制御信号ＤＯ３によって、積分終了時点ｔ０の直後に
ディグリッチ回路１０に取り込まれる。第２図のＣに示
すディグリッチ制御信号において、ｔ、は積分出力■、
の取込み期間を表しており、この期間ｔｃで積分出力■
、がディグリッチ回路１０に取り込まれる。そして、出
力端子１２から入力ディジタルデータＤ、に応じたアナ
ログイ直として出力ＶＯＬＩ？が取り出されるのである
。
このようなりＡコンバータによれば、第３図に示すよう
に、積分器８の積分終了時点ｔ、が入力ディジタルデー
タＤｉ （＝Ｄ１、Ｄ２ ・・・・）に無関係に共通に
設定され、積分終了時点１Ｅを基準にして入力ディジタ
ルデータＤ、に応じた積分開始時点ｊｌ、ｊ！ ・・
・が設定される。すなわち、入力ディジタルデータＤｉ
に応じて積分開始時点ｔＩ、Ｌｚ ・・・を異ならせ
て、入力ディジタルデータＤｔ （＝Ｄ＋ 、、Ｄｚ
・・・・）に応じて定電流Ｉの積分を行い、その積
分を共通の時点１．で完了する。このため、積分出力■
、の保持時間は、入力ディジタルデータＤｔ （＝Ｄ
、、Ｄ２ ・・・・）に無関係に一定になり、データ値
が異なっても同一の条件でディグリッチ回路１０に取り
込まれ、しかも、積分終了直後の積分出力Ｖｓ （＝
Ｖ＋ 、Ｖｚ ・・・・）を取り込むことができ、積
分出力■、の変動や歪を抑制することができるのである
。
に、積分器８の積分終了時点ｔ、が入力ディジタルデー
タＤｉ （＝Ｄ１、Ｄ２ ・・・・）に無関係に共通に
設定され、積分終了時点１Ｅを基準にして入力ディジタ
ルデータＤ、に応じた積分開始時点ｊｌ、ｊ！ ・・
・が設定される。すなわち、入力ディジタルデータＤｉ
に応じて積分開始時点ｔＩ、Ｌｚ ・・・を異ならせ
て、入力ディジタルデータＤｔ （＝Ｄ＋ 、、Ｄｚ
・・・・）に応じて定電流Ｉの積分を行い、その積
分を共通の時点１．で完了する。このため、積分出力■
、の保持時間は、入力ディジタルデータＤｔ （＝Ｄ
、、Ｄ２ ・・・・）に無関係に一定になり、データ値
が異なっても同一の条件でディグリッチ回路１０に取り
込まれ、しかも、積分終了直後の積分出力Ｖｓ （＝
Ｖ＋ 、Ｖｚ ・・・・）を取り込むことができ、積
分出力■、の変動や歪を抑制することができるのである
。
そして、このようなりＡコンバータは、第４図に示すよ
うに、多重積分型のＤＡコンバータとして構成すること
もできる。たとえば、ＮビットのディジタルデータＤ１
を上位側ビットデータＤ ｉ Ａ ％下位側ビットデー
タＤｉｍとに分けるとともに、各データＤ、いＤ ｉ
ｌに対応してスイッチ４Ａ、４Ｂおよび定電流源６Ａ、
６Ｂを設け、スイッチ４Ａをデータ肥いスイッチ４Ｂを
データＤｉｍに応じて閉じることにより、各データＤ、
いＤ ｆ ｌのビット数に応じて設定された定電流１ａ
、Ｉｔｒを積分器８に供給して積分することより、入力
ディジタルデータＤ、に応じたアナログ変換出力■。Ｕ
７を得る場合には、データＤｉＡ、Ｄ、Ｉｌに応してカ
ウンタ１４Ａ、１４ＢおよびＡＮＤ回路１８Ａ。
うに、多重積分型のＤＡコンバータとして構成すること
もできる。たとえば、ＮビットのディジタルデータＤ１
を上位側ビットデータＤ ｉ Ａ ％下位側ビットデー
タＤｉｍとに分けるとともに、各データＤ、いＤ ｉ
ｌに対応してスイッチ４Ａ、４Ｂおよび定電流源６Ａ、
６Ｂを設け、スイッチ４Ａをデータ肥いスイッチ４Ｂを
データＤｉｍに応じて閉じることにより、各データＤ、
いＤ ｆ ｌのビット数に応じて設定された定電流１ａ
、Ｉｔｒを積分器８に供給して積分することより、入力
ディジタルデータＤ、に応じたアナログ変換出力■。Ｕ
７を得る場合には、データＤｉＡ、Ｄ、Ｉｌに応してカ
ウンタ１４Ａ、１４ＢおよびＡＮＤ回路１８Ａ。
１８Ｂを設置して同様の処理を行うことよって、各デー
タＤ１７１ｓ Ｉ）ｉｌに応じた積分時間ｔ、の積分終
了時点１．を入力ディジタルデータＤｉＡ％ Ｄｉｌｌ
に無関係に共通化して、アナログ変換出力■。ＬＩＴの
安定化を図ることができる。
タＤ１７１ｓ Ｉ）ｉｌに応じた積分時間ｔ、の積分終
了時点１．を入力ディジタルデータＤｉＡ％ Ｄｉｌｌ
に無関係に共通化して、アナログ変換出力■。ＬＩＴの
安定化を図ることができる。
なお、実施例では入力ディジタルデータＤ、を表わす時
間ｔ、の後に、最大時間ｔ□８との演算によって入力デ
ィジタルデータＤ、に対応する積分時間ｔ３を設定した
が、最大時間ｔ１．８から入力ディジタルデータＤｔを
表わす時間ｔ、をたとえば、カウンタ１４を減算カウン
タなどによって減算して不要時間ｔＬを先に求め、この
時間ｔ。
間ｔ、の後に、最大時間ｔ□８との演算によって入力デ
ィジタルデータＤ、に対応する積分時間ｔ３を設定した
が、最大時間ｔ１．８から入力ディジタルデータＤｔを
表わす時間ｔ、をたとえば、カウンタ１４を減算カウン
タなどによって減算して不要時間ｔＬを先に求め、この
時間ｔ。
の経過時を積分開始時点ｔ、とじて入力ディジタルデー
タＤ１に応じた時間１．を積分時間ｔ、にして設定して
も、積分終了時点１．を共通化できる。
タＤ１に応じた時間１．を積分時間ｔ、にして設定して
も、積分終了時点１．を共通化できる。
この発明によれば、入力ディジタルデータの積分終了時
点を共通にし、各入力ディジタルデータの値に応じて積
分開始点を設定するで、積分時間が入力ディジタルデー
タに応じたものとなり、かつ、積分出力の保持時間が、
入力ディジタルデータの値に無関係に一定となり、しか
も、積分終了の直後に積分出力をアナログ変換出力とし
て取り出すことができるので、積分出力を保持する間に
積分出力の変化などを生じることなく、安定したアナロ
グ変換出力を得ることができ、ＤＡ変換の信顧性を高め
ることができる。
点を共通にし、各入力ディジタルデータの値に応じて積
分開始点を設定するで、積分時間が入力ディジタルデー
タに応じたものとなり、かつ、積分出力の保持時間が、
入力ディジタルデータの値に無関係に一定となり、しか
も、積分終了の直後に積分出力をアナログ変換出力とし
て取り出すことができるので、積分出力を保持する間に
積分出力の変化などを生じることなく、安定したアナロ
グ変換出力を得ることができ、ＤＡ変換の信顧性を高め
ることができる。
第１図はこの発明のＤＡコンバータの実施例を示すブロ
ック図、第２図および第３図は第１図に示したＤＡコン
バータの動作を示す図、第４図はこの発明のＤＡコンバ
ータの他の実施例を示すブロック図、第５図は従来のＤ
Ａコンバータを示すブロック図、第６図および第７図は
第５図に示した従来のＤＡコンバータの動作を示す図で
ある。 １４・・・カウンタ １６・・・タイミング制御回路 １８・・・ＡＮＤ回路
ック図、第２図および第３図は第１図に示したＤＡコン
バータの動作を示す図、第４図はこの発明のＤＡコンバ
ータの他の実施例を示すブロック図、第５図は従来のＤ
Ａコンバータを示すブロック図、第６図および第７図は
第５図に示した従来のＤＡコンバータの動作を示す図で
ある。 １４・・・カウンタ １６・・・タイミング制御回路 １８・・・ＡＮＤ回路
Claims (1)
- 入力ディジタルデータに応じて定電流を積分し、入力デ
ィジタルデータをアナログ値に変換するＤＡコンバータ
において、各入力ディジタルデータに共通の積分終了時
点を設定するとともに、この積分終了時点を基準にして
各入力ディジタルデータに応じた積分期間を設定するデ
ータ時間変換手段を備えたＤＡコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31289086A JPS63169126A (ja) | 1986-12-30 | 1986-12-30 | Ｄａコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31289086A JPS63169126A (ja) | 1986-12-30 | 1986-12-30 | Ｄａコンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169126A true JPS63169126A (ja) | 1988-07-13 |
Family
ID=18034676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31289086A Pending JPS63169126A (ja) | 1986-12-30 | 1986-12-30 | Ｄａコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169126A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006087059A (ja) * | 2004-09-14 | 2006-03-30 | Nippon Precision Circuits Inc | 等間隔パルス列生成装置および生成方法 |
-
1986
- 1986-12-30 JP JP31289086A patent/JPS63169126A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006087059A (ja) * | 2004-09-14 | 2006-03-30 | Nippon Precision Circuits Inc | 等間隔パルス列生成装置および生成方法 |
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