JPS63161663A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63161663A JPS63161663A JP61307628A JP30762886A JPS63161663A JP S63161663 A JPS63161663 A JP S63161663A JP 61307628 A JP61307628 A JP 61307628A JP 30762886 A JP30762886 A JP 30762886A JP S63161663 A JPS63161663 A JP S63161663A
- Authority
- JP
- Japan
- Prior art keywords
- region
- element isolation
- leakage current
- groove
- isolation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体記憶装置に関し、特に溝型キャパシタ
がデータ記憶用キャパシタとして使用されている半導体
記憶装置に関する。
がデータ記憶用キャパシタとして使用されている半導体
記憶装置に関する。
（従来の技術）
近年、半導体集積回路の菖集積化に伴い、素子の寸法を
縮小する試みが種々行われている。ダイナミックＲＡＭ
では、チップ面積を増大することなく充分な蓄積電荷吊
をｉ保するために、第２図に示すような溝型キャパシタ
を使用したメモリ構造が用いられている。
縮小する試みが種々行われている。ダイナミックＲＡＭ
では、チップ面積を増大することなく充分な蓄積電荷吊
をｉ保するために、第２図に示すような溝型キャパシタ
を使用したメモリ構造が用いられている。
第２図において、１はＰ−型のシリコン基板であり、こ
の基板１上に形成された素子分離領域２の両側にはそれ
ぞれ満３が形成されている。絶縁１１４は溝３に沿った
基板１表面上に形成されており、この絶縁膜４の下側に
はＮ一層５が形成されている。上記素子弁ｍ領域２およ
び絶縁膜４上には、多結晶シリコン層６が講３を埋め込
むように堆積形成されている。したがって、Ｎ−ＷＪ５
と絶縁！１１４と多結晶シリコン＠６とによって素子分
離領域２の両側に２つの溝型キャパシタｃ１、Ｃ２が構
成される。
の基板１上に形成された素子分離領域２の両側にはそれ
ぞれ満３が形成されている。絶縁１１４は溝３に沿った
基板１表面上に形成されており、この絶縁膜４の下側に
はＮ一層５が形成されている。上記素子弁ｍ領域２およ
び絶縁膜４上には、多結晶シリコン層６が講３を埋め込
むように堆積形成されている。したがって、Ｎ−ＷＪ５
と絶縁！１１４と多結晶シリコン＠６とによって素子分
離領域２の両側に２つの溝型キャパシタｃ１、Ｃ２が構
成される。
データ転送用のトランジスタＱ１は、上記キャパシタＣ
１と協同してメモリセルを構成するものであり、このト
ランジスタＱ１はＮ”ｇＪ７．８と、絶縁ｌｌｌ９を介
して堆積形成された多結晶シリコン！１２ｉ１０とから
構成されている。
１と協同してメモリセルを構成するものであり、このト
ランジスタＱ１はＮ”ｇＪ７．８と、絶縁ｌｌｌ９を介
して堆積形成された多結晶シリコン！１２ｉ１０とから
構成されている。
同様にして、キャパシタＣ２の隣には、このキャパシタ
Ｃ２と協同してメモリセルを構成するデータ転送用のト
ランジスタ（図示せず）が形成される。
Ｃ２と協同してメモリセルを構成するデータ転送用のト
ランジスタ（図示せず）が形成される。
口のように溝型キャパシタＣＩ 、Ｃ２を用いた構成に
すれば、少ない素子面積で充分なＭ積電荷吊を得ること
ができる。
すれば、少ない素子面積で充分なＭ積電荷吊を得ること
ができる。
しかしながら、高集積化のために隣接する溝型キャパシ
タＣ１と０２間の距１１Ｌをあまりに短くすると、これ
らのキャパシタＣ１，０２間に干渉リーク電流が流れる
と云う問題が発生する。この干渉リーク電流は、特に多
結晶シリコン層６に印加されるプレート電圧により素子
弁ｍ領域２の直■に形成される反転層に多く流れる。ま
た、さらに高集積化を行ない溝型キャパシタｃ１と０２
間の距１１ｆｆＬをさらに短くすると、基板１内に流れ
るパンチスルー電流により溝型キャパシタｃ１、Ｃ２を
形成する満３．４の底部と同程度の深さの領域にもリー
クが発生することが分っている。
タＣ１と０２間の距１１Ｌをあまりに短くすると、これ
らのキャパシタＣ１，０２間に干渉リーク電流が流れる
と云う問題が発生する。この干渉リーク電流は、特に多
結晶シリコン層６に印加されるプレート電圧により素子
弁ｍ領域２の直■に形成される反転層に多く流れる。ま
た、さらに高集積化を行ない溝型キャパシタｃ１と０２
間の距１１ｆｆＬをさらに短くすると、基板１内に流れ
るパンチスルー電流により溝型キャパシタｃ１、Ｃ２を
形成する満３．４の底部と同程度の深さの領域にもリー
クが発生することが分っている。
上記バンチスルー電流によるリークの発生を押えるため
には、例えば基板１の比抵抗が１０［Ω・Ｃｍ］の時に
は、上記溝型キャパシタｃ１．０２間の距１１１ｉＬを
３［μｍ１程度取る必要がある。
には、例えば基板１の比抵抗が１０［Ω・Ｃｍ］の時に
は、上記溝型キャパシタｃ１．０２間の距１１１ｉＬを
３［μｍ１程度取る必要がある。
（発明が解決しようとする問題点）
この発明は上記のような点に２みなされたもので、従来
の半導体記憶装置では隣接する溝型キャパシタ間の距離
を縮めるとその間に干渉リーク電流が流れてしまい高集
積化できなかった点を改善し、溝型キャパシタ間のリー
ク電流を防止し、さらに高集積化に適した構造の半導体
記憶装置を提供することを目的とする。
の半導体記憶装置では隣接する溝型キャパシタ間の距離
を縮めるとその間に干渉リーク電流が流れてしまい高集
積化できなかった点を改善し、溝型キャパシタ間のリー
ク電流を防止し、さらに高集積化に適した構造の半導体
記憶装置を提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段と作用）この発明に係る
半導体記憶装置にあっては、素子弁Ｍ領域を挟んでそれ
ぞれ形成された隣接する溝型キャパシタ間で少なくとも
上記素子分離領域の直下の領域には半導体基板よりも高
濃度で基板と同一導電型の高濃度不純物領域を形成した
ちのである。 − この高３１度不純物領域の形成領域としては、素子弁ｍ
ｆＩｍを挟んで形成された溝型キャパシタ間でその溝の
底部と同等の深さの領域から素子分離領域の直下の領域
までの鞘囲全てに形成しても良いが、不純物領域の形成
に良く使用されるイオン注入法を用いてその範囲全てに
高３度不純物領域を形成するには製造工程数の増加等の
問題を招くことにもなるので、少なくとも最もリーク電
流が流れ易い素子分離領域の直下の領域に高濃度不純ｖ
ＩＪ領域を形成すると良い。さらに、高集積化の目的で
溝型キャパシタ間の距離を縮める場合には、溝型キャパ
シタ間の溝の底部と同等の深さのｖＡ［にもリーク電流
が流れ出す゛ので、その領域にも高１１１ｖ不純物領域
を形成する。
半導体記憶装置にあっては、素子弁Ｍ領域を挟んでそれ
ぞれ形成された隣接する溝型キャパシタ間で少なくとも
上記素子分離領域の直下の領域には半導体基板よりも高
濃度で基板と同一導電型の高濃度不純物領域を形成した
ちのである。 − この高３１度不純物領域の形成領域としては、素子弁ｍ
ｆＩｍを挟んで形成された溝型キャパシタ間でその溝の
底部と同等の深さの領域から素子分離領域の直下の領域
までの鞘囲全てに形成しても良いが、不純物領域の形成
に良く使用されるイオン注入法を用いてその範囲全てに
高３度不純物領域を形成するには製造工程数の増加等の
問題を招くことにもなるので、少なくとも最もリーク電
流が流れ易い素子分離領域の直下の領域に高濃度不純ｖ
ＩＪ領域を形成すると良い。さらに、高集積化の目的で
溝型キャパシタ間の距離を縮める場合には、溝型キャパ
シタ間の溝の底部と同等の深さのｖＡ［にもリーク電流
が流れ出す゛ので、その領域にも高１１１ｖ不純物領域
を形成する。
したがって、この高濃度不１ｌｌｉ物領域によって、溝
型キャパシタ間にリーク電流が流れるのを′効梁的に防
止することができるようになる。
型キャパシタ間にリーク電流が流れるのを′効梁的に防
止することができるようになる。
（実施例）
以下、第１図を参照してこの発明の一実施例に係る半導
体記憶装置を説明する。
体記憶装置を説明する。
第１図において、１１はその不純物濃度が例えば１０”
［ｃｍ４ ］のＰ −’Ｍ シ’Ｊ ：］ ン基ｊ
ｋ テ（Ｆｌ ＆）、この基板１１上に形成された素子
弁ＭｅＲ域１２の両側にはそれぞれ溝１３が４［μｍ］
程度の深さで形成されている。絶縁１１１１４は溝１３
に沿った基板１１の表面上に形成されており、この絶縁
膜１４の下側にはＮ−１１１５が形成されている。上記
素子分離領域１２および絶縁膜１４上には、多結晶シリ
コン居１６が溝１３を埋め込むように堆積形成されてい
る。したがって、Ｎ一層１５と絶縁膜１４と多結晶シリ
コン膚１Ｇとによって素子分離領域１２を挟んで２つの
溝型キャパシタＣ１１、Ｃ１２が構成される。
［ｃｍ４ ］のＰ −’Ｍ シ’Ｊ ：］ ン基ｊ
ｋ テ（Ｆｌ ＆）、この基板１１上に形成された素子
弁ＭｅＲ域１２の両側にはそれぞれ溝１３が４［μｍ］
程度の深さで形成されている。絶縁１１１１４は溝１３
に沿った基板１１の表面上に形成されており、この絶縁
膜１４の下側にはＮ−１１１５が形成されている。上記
素子分離領域１２および絶縁膜１４上には、多結晶シリ
コン居１６が溝１３を埋め込むように堆積形成されてい
る。したがって、Ｎ一層１５と絶縁膜１４と多結晶シリ
コン膚１Ｇとによって素子分離領域１２を挟んで２つの
溝型キャパシタＣ１１、Ｃ１２が構成される。
データ転送用のトランジスタＱｌｌは、上記キャパシタ
Ｃ１１と協同してメモリセルを構成するものであり、こ
のトランジスタＱ１１はＮ＋層１７．１８と、絶縁ｌ１
１１９を介して堆積形成された多結晶シリコン層２０と
から構成されている。
Ｃ１１と協同してメモリセルを構成するものであり、こ
のトランジスタＱ１１はＮ＋層１７．１８と、絶縁ｌ１
１１９を介して堆積形成された多結晶シリコン層２０と
から構成されている。
同様にして、キャパシタＣ１２の隣には、このキャパシ
タＣ１２と協同してメモリセルを構成するデータ転送用
のトランジスタ（図示せず）が形成される。
タＣ１２と協同してメモリセルを構成するデータ転送用
のトランジスタ（図示せず）が形成される。
さらに、この半導体記憶装置にあっては、最もリーク電
流が流れ易い素子分離領域１２の直下、およびｉｉ％型
キャパシタＣ１１、ＣＩ２を形成する１ｊｌ１３．１４
の底部と同等の深さの領域にＰ型の不純物がイオン注入
され、基板１１に比し高′ＩＡ度の高濃度不純物層ｌｌ
ｄ２１．２２がそれぞれ溝型キャパシタＣ１１とＣ１２
との間に形成されている。この高濃度不純物１Ｉｔｉ２
１．２２ノ濃度は、１０１６ ［Ｃｍ’ ］程度で良
い。
流が流れ易い素子分離領域１２の直下、およびｉｉ％型
キャパシタＣ１１、ＣＩ２を形成する１ｊｌ１３．１４
の底部と同等の深さの領域にＰ型の不純物がイオン注入
され、基板１１に比し高′ＩＡ度の高濃度不純物層ｌｌ
ｄ２１．２２がそれぞれ溝型キャパシタＣ１１とＣ１２
との間に形成されている。この高濃度不純物１Ｉｔｉ２
１．２２ノ濃度は、１０１６ ［Ｃｍ’ ］程度で良
い。
したがって、基板１１と同一５！４雷型の不純物プロフ
ァイルビークが１１キヤパシタＣ１１と０１２との間の
素子分離領域１２の直下と、溝型キャパシタＣ１１、Ｃ
Ｉ２を形成する満１３．１４の底部と同等の深さに形成
される。
ァイルビークが１１キヤパシタＣ１１と０１２との間の
素子分離領域１２の直下と、溝型キャパシタＣ１１、Ｃ
Ｉ２を形成する満１３．１４の底部と同等の深さに形成
される。
上記高濃度不純物領１１２１は、素子分離領［１２の形
成後に例えばボロンを４０ ［ＫｅＶ］の加速電圧でイ
オン注入することにより形成できる。また高１度不ｉｒ
！ＴｈｖＡ［２２は素子分離領域１２を形成する前に高
加速インプラＩＡＨを用いることにより形成でき、例え
ば溝型キャパシタＣ１１、Ｃ１２の深さが４［μｍ］で
あれば、ボロンを加速電圧５［ＭｅＶ］でイオン注入す
れば良い。
成後に例えばボロンを４０ ［ＫｅＶ］の加速電圧でイ
オン注入することにより形成できる。また高１度不ｉｒ
！ＴｈｖＡ［２２は素子分離領域１２を形成する前に高
加速インプラＩＡＨを用いることにより形成でき、例え
ば溝型キャパシタＣ１１、Ｃ１２の深さが４［μｍ］で
あれば、ボロンを加速電圧５［ＭｅＶ］でイオン注入す
れば良い。
このような構造の半導体記憶装置にあっては、溝型キャ
パシタＣ１１と０１２との間で干渉リーク電流の流れ易
い領域、すなわち素子分離領域１２の直下、および溝型
キャパシタＣ１１、Ｃ１２を形成する溝１３．１４の底
部と同等の深さの領域に高濃度不純物領域２１．２２が
それぞれ形成されることによって、干渉リーク電流を効
果的に防止することができる。
パシタＣ１１と０１２との間で干渉リーク電流の流れ易
い領域、すなわち素子分離領域１２の直下、および溝型
キャパシタＣ１１、Ｃ１２を形成する溝１３．１４の底
部と同等の深さの領域に高濃度不純物領域２１．２２が
それぞれ形成されることによって、干渉リーク電流を効
果的に防止することができる。
尚、この実施例では素子分離領域１２の直下と、溝型キ
ャパシタＣ１１、Ｃ１２を形成する満１３．１４の底部
と同等の深さの領域の両方に不純物′ａ度のプロファイ
ルビークを形成する場合を説明したが、特にリーク電流
が多く流れるのは素子分ｍ領域１２の直下であるので、
この素子分離領域１２の直下にだけ不純物濃度のプロフ
ァイルビークを設けるようにしてもリーク電流を充分に
押えることができる。
ャパシタＣ１１、Ｃ１２を形成する満１３．１４の底部
と同等の深さの領域の両方に不純物′ａ度のプロファイ
ルビークを形成する場合を説明したが、特にリーク電流
が多く流れるのは素子分ｍ領域１２の直下であるので、
この素子分離領域１２の直下にだけ不純物濃度のプロフ
ァイルビークを設けるようにしてもリーク電流を充分に
押えることができる。
また、高集積化が進み蓄積電荷量の確保のために溝型キ
ャパシタＣ１１、Ｃ１２をさらに深く形成する必要があ
る場合には、素子分ｍ領域１２の直下と、溝型キャパシ
タＣ１１、Ｃ１２を形成する溝１３．１４の底部と同等
の深さの領域の他に、溝型キャパシタＣ１１、Ｃ１２を
形成する溝１３．１４の底部の半分程度の深さの領域に
も不純物濃度のプロファイルビークを形成することが好
ましい。
ャパシタＣ１１、Ｃ１２をさらに深く形成する必要があ
る場合には、素子分ｍ領域１２の直下と、溝型キャパシ
タＣ１１、Ｃ１２を形成する溝１３．１４の底部と同等
の深さの領域の他に、溝型キャパシタＣ１１、Ｃ１２を
形成する溝１３．１４の底部の半分程度の深さの領域に
も不純物濃度のプロファイルビークを形成することが好
ましい。
また、素子分離領域１２の直下の不純物１度を例えばｉ
Ｑｌ’ｒｃｍ’］程度のざらに高濃度のものにすれば、
膜厚の厚い素子分Ｎ領域１２を形成しなくても素子分離
が可能となる。
Ｑｌ’ｒｃｍ’］程度のざらに高濃度のものにすれば、
膜厚の厚い素子分Ｎ領域１２を形成しなくても素子分離
が可能となる。
［発明の効果コ
以上のようにこの発明によれば、溝型キャパシタ間のリ
ーク電流を効果的に防止することができ、高集積化に適
した構造の半導体記憶装置を提供することができるよう
になる。
ーク電流を効果的に防止することができ、高集積化に適
した構造の半導体記憶装置を提供することができるよう
になる。
第１図はこの発明の一実施例に係る半導体記憶＠置を説
明する断面図、第２図は従来の半導体記憶装置を説明す
る断面図である。 １１・・・シリコン基板、１２・・・素子分１１１１を
領域、１３・・・溝、１４・・・絶縁膜、１５・・・Ｎ
一層、１６・・・多結晶シリコン層、２１．２２・・・
高濃度不純物領域、Ｃ１１，Ｃ１２・・・溝型キャパシ
タ、Ｑｌｌ・・・トランジスタ。
明する断面図、第２図は従来の半導体記憶装置を説明す
る断面図である。 １１・・・シリコン基板、１２・・・素子分１１１１を
領域、１３・・・溝、１４・・・絶縁膜、１５・・・Ｎ
一層、１６・・・多結晶シリコン層、２１．２２・・・
高濃度不純物領域、Ｃ１１，Ｃ１２・・・溝型キャパシ
タ、Ｑｌｌ・・・トランジスタ。
Claims (2)
- （１）それぞれデータ転送用のトランジスタとデータ記
憶用の溝型キャパシタとから構成される複数のメモリセ
ルを半導体基板上に備えた半導体記憶装置において、 素子分離領域を挟んでそれぞれ形成された隣接する溝型
キャパシタ間で少なくとも上記素子分離領域の直下の領
域には上記半導体基板よりも高濃度で上記半導体基板と
同一導電型の高濃度不純物領域が形成されていることを
特徴とする半導体記憶装置。 - （２）上記半導体基板よりも高濃度で上記半導体基板と
同一導電型の高濃度不純物領域は、上記溝型キャパシタ
を形成する溝の底部と同等の深さの領域にも形成されて
いることを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307628A JPS63161663A (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307628A JPS63161663A (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161663A true JPS63161663A (ja) | 1988-07-05 |
Family
ID=17971322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307628A Pending JPS63161663A (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161663A (ja) |
-
1986
- 1986-12-25 JP JP61307628A patent/JPS63161663A/ja active Pending
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