JPS63152217A - 位相比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、位相比較回路に関し、例えばフロッピーデ
スク制御装置におけるＶＦＯ（可変周波数発振回路）に
利用して有効な技術に関するものである。

〔従来の技術〕

フロンピーデスクメモリ装置等において、読み出し信号
は、その中にデータとクロック信号を含むものであり、
それを分離するためのデータセパレート用ＶＦＯを持つ
。このようなＶＦＯを持つ磁気ディスク制御用半導体集
積回路装置としては、例えば、１９８３年５月発行「イ
ンターフェース」頁１８９〜頁１９０がある。

〔発明が解決しようとする問題点〕

上記のＶＦＯに含まれる位相比較回路におていは、電圧
制御型発振回路等により形成される比較信号がデユーテ
ィ５０％のパルス信号であるのに対して、被比較信号が
ミッシングクロック等により間欠的に発生するものであ
る。このため、単純な位相比較が行えない。例えば、第
３図に示すように、比較信号Ｆ１の立ち下がりエツジを
基準にして被比較信号Ｆ２が遅れている場合、比較信号
Ｆ１の立ち下がりエツジにより、フリップフロップ回路
をセットし、上記被比較信号Ｆ２の立ち上がりエツジに
よりリセットして、位相差に従ったパルス信号を形成す
ることができない。なぜなら、上記被比較信号Ｆ２がミ
ッシングクロックの期間やデータの論理“０”において
間欠的になるため、点線で示すようにパルス抜けがある
と、次のクロックの到来まで上記フリップフロップ回路
がセント状態に維持さてしまい、その時間差Ｔ１を位相
差として判定してしまうという誤動作が生じるからであ
る。そこで、上記被比較信号Ｆ２を１シヨツトパルス発
生回路に供給して、被比較信号Ｆ２のフロントエツジに
同期して一定の時間Ｔ２だけ、言い換えるならば、比較
信号と同じパルス幅になるようなパルス信号Ｆ２°を形
成する。このパルス信号Ｆ２’　がハイレベルであるこ
とを検出して、言い換えるならば、被比較信号（クロッ
ク信号）Ｆ２が存在することを条件にして、上記比較信
号Ｆｌの半周勘違れたタイミング（立ち上がりエツジ）
により、フリップフロップ回路をセットし、上記信号Ｆ
２’　の立ち下がりによりリセットすることにより位相
比較出力ＤＷを得ることができる。

しかしながら、半導体集積回路装置においては、そのプ
ロセスバラツキによって、上記時間Ｔが設定値に対して
約±２０〜３０％もの大きなバラツキを生じる。このた
め、この時間バラツキがそのまま位相比較出力の誤差が
そのままＶＦＯにおける定常位相誤差になるため、正確
なデータとクロック信号との分離が出来なくなる。した
がって、従来の回路では、上記１シロットパルス発生回
路における時定数回路を外付部品により構成して、その
調整を行う必要があり、外部部品及びその調整作業を必
要とするという問題がある。

この発明の目的は、外部部品の削減と無調整化を実現し
た位相比較回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、比較信号の基準エツジから一定の時間幅の第
１のパルスを発生させ、上記比較信号の基準エツジから
半周期の時間内において間欠的に発生される被比較信号
のフロントエツジに同期して上記１シヨツトパルスと同
様な一定の時間に設定された第２のパルスを発生させ、
上記第２のパルスが出力されている間にその動作が有効
にされる第１の回路により、上記第１と第２のパルスの
バックェツジの差を求め、上記比較信号が出力されてい
る間その動作が有効にされる第２の回路により、上記被
比較信号のフロントエツジと比較信号の基準エツジとの
差を求めるようにするものである。

〔作　用〕

上記した手段によれば、比較信号に対して被比較信号が
遅れている場合、同様な１シヨツトパルス発生回路によ
り形成されるパルスの位相差を求めるものであるので、
１シヨツトパルス発生回路により形成されるパルス幅の
プロセスバラツキが相殺されるため高精度の位相比較出
力を得ることができる。

〔実施例〕

第１図には、この発明に係る位相比較回路の一実施例の
回路図が示されている。同図の各回路ブロックは、特に
制限されないが、公知の半導体集積回路の製造技術によ
って、例えば単結晶シリコンのような１個の半導体基板
上において形成される。

この実施例の位相比較回路ＰＦＣは、ダウン信号ＤＷを
形成する第１の位相比較部と、アップ信号ＵＰを形成す
る第１の位相比較部とから構成される。また、この実施
例の位相比較回路においては、比較信号Ｆ１は電圧制御
型発振回路に基づいて形成されるデユーティが５０％の
パルス信号とされ、被比較信号Ｆ２は、フロンヒーディ
スクメモリ等からの読み出し信号のように、デユーティ
が５０％以下で間欠的に供給される信号である。

上記被比較信号が間欠的に供給されるものであることよ
り、上記第１の位相比較部は、次の被比較信号の検出回
路が設けられる。この被比較信号の検出回路は、比較信
号Ｆ１を受けるインバータ回路Ｎ１の出力信号がデータ
端子りに供給され、クロック端子Ｃに被比較信号Ｆ２が
供給されるエツジトリガ型のフリップフロップ回路ＦＦ
３から構成される。このフリップフロップ回路ＦＦ３の
クリア端子ＣＬＲには、後述する第２の１ショットパル
ス発生回路（モノマルチバイブレータ）ＭＢ２の反転出
力ｄが供給される。これによって、第２図に示すように
、比較信号Ｆ１の立ち下がりエツジを基準にして、信号
Ｆ２がロウレベルの期間、言い換えるならば、比較信号
Ｆ１の後半の半周期において上記フリップフロップ回路
ＦＦ３のデータ端子りがハイレベルになるため、この間
において被比較信号Ｆ２が到来すると、フリップフロッ
プ回路ＦＦ３の出力信号Ｑがロウレベルからハイレベル
に変化して被比較信号Ｆ２が存在することの検出を行う
。

上記インバータ回路Ｎ１の出力信号は、他方の端子に回
路の接地電位の反転信号が定常的に与えられるナンド（
ＮＡＮＤ）ゲート回路Ｇ１を介して１ショットパルス発
生回路ＭＢＩの入力端子Ｔに供給される。上記ナントゲ
ート回路Ｇ１は、実質的にインバータ回路としての動作
を行うので、上記１ショットパルス発生回路ＭＢＩは、
上記比較信号Ｆ１の立ち下がりエツジに同期して、抵抗
Ｒ１とキャパシタＣ１からなる時定数に従ったパルス幅
ＴＤＩの１シヨツトパルスＡを発生する。

この１シヨツトパルスＡは、反転の出力端子Ｑから得ら
れることより、上記時間ＴＤ１だけロウレベルにされる
信号となる。この信号Ａは、位相比較信号ＤＷを形成す
るエツジトリガ型のフリップフロップ回路ＦＦＩのクロ
ック端子Ｃに供給される。このフリップフロップ回路Ｆ
ＦＩのデータ端子りには、抵抗Ｒ３を介して定常的に電
源電圧Ｖｃｃのようなハイレベルが供給される。したが
って、フリップフロップ回路ＦＦＩは、後述するクリア
端子ＣＬＨに供給される信号Ｃがハイレベルであること
を条件として、信号Ａがロウレベルからハイレベルにさ
れる立ち上がりエツジに同期して、その出力信号ＤＷを
ハイレベルにする。

上記フリップフロップ回路ＦＦ３の出力信号Ｂは、その
他方の端子に回路の接地電位の反転信号が定常的に与え
られるナンド（ＮＡＮＤ）ゲート回路Ｇ２を介して１シ
ョットパルス発生回路ＭＢ２の入力端子Ｔに供給される
。上記ナントゲート回路Ｇ２は、実質的にインバータ回
路としての動作を行うので、上記１ショットパルス発生
回路ＭＢ２は、上記条件のもとての比較信号Ｆ２の立ち
上がりエツジに同期して、抵抗Ｒ２とキャパシタＣ２か
らなる時定数に従ったパルス幅ＴＤ２の１シヨツトパル
スＣを発生する。このｌショットパルスＣは、非反転の
出力端子Ｑから得られることより、上記時間ＴＤ２だけ
ハイレベルにされる信号となる。この信号Ｃは、位相比
較信号ＤＷを形成するエツジトリガ型のフリップフロッ
プ回路ＦＦ１のクリア端子ＣＬＲに供給される。これに
よって、第２図に示すように、信号Ａの立ち上がり、言
い換えるならば、比較信号Ｆ１の基準エツジである立ち
下がりタイミングから、時間ＴＤＩだけ遅れたタイミン
グで、フリップフロップ回路ＦＦ１がセットされる。そ
して、信号Ｃの立ち下がりエツジ、言い換えるならば、
被比較信号Ｆ２の立ち上がりエツジから時間ＴＤ２だけ
遅れたタイミングで、上記フリップフロップ回路ＦＦＩ
がクリア（リセット）される。これによって、上記時間
差だけフリップフロップ回路ＦＦＩの出力端子Ｑから得
られる信号ＤＷがハイレベルにされる。上記時間ＴＤＩ
とＴＤ２は、１ショットパルス発生回路ＭＢＩとＭＢ２
を同様な回路構成とし、抵抗Ｒ１＝Ｒ２及びキャパシタ
Ｃ１＝Ｃ２のように設定されることによって、はり同様
な時間に設定される。上記２つの１ショットパルス発生
回路ＭＢ１とＭＢ２は、同じ半導体集積回路に形成され
ることによって、同様なプロセスバラツキを持つ。

このため、上記時間ＴＤＩとＴＤ２とを高精度で一致さ
せることができる。これによりて、フリップフロップ回
路ＦＦＩの出力信号ＤＷは、上記比較信号Ｆ１の基準エ
ツジである立ち下がりから被比較信号Ｆ２の基準エツジ
である立ち上がりエツジの差に従った高精度の位相比較
出力信号にすることができる。

なお、第２図において点線で示すように、被比較信号Ｆ
２に抜けがあると、フリップフロップ回路ＦＦ３の出力
信号Ｂがロウレベルのままにされるため、１シロフトパ
ルス発生回路ＭＢ２の出力信号Ｃはロウレベルのままに
される。したがって、比較信号Ｆ１の到来によって１シ
ョットパルス発生回路ＭＢＩの出力信号Ａがハイレベル
からロウレベルにされても、フリップフロップ回路ＦＦ
Ｉはクリア端子ＣＬＲがロウレベルに維持されているこ
とに応じて実質的に非動作状態におかれるためセット状
態にされない。これによって、被比較信号Ｆ２が存在し
ない期間では出力信号ＤＷが出力されない。

また、比較信号Ｆ１の基準エツジ（立ち下がり）に先行
して、被比較信号Ｆ２が立ち上がると、上記フリップフ
ロップ回路ＦＦ３はセント状態にされないから、上記同
様な動作によって信号ＤＷは出力されない。

上記のように、比較信号Ｆ１の基準エツジ（立ち下がり
）に先行して、被比較信号Ｆ２が立ち上がる場合には、
次のフリップフロップ回路ＦＦ２により、その位相差に
従った出力信号ＵＰが形成される。すなわち、上記被比
較信号Ｆ１は、上記の場合と逆に、フリップフロップ回
路ＦＦ２のクロック端子Ｃに供給され、比較信号Ｆ１が
フリップフロップ回路ＦＦ２のクリア端子ＣＬＲに供給
される。また、そのデータ端子りは抵抗Ｒ４を介して定
常的に電源電圧Ｖｃｃのようなハイレベルが供給される
。これにより、フリップフロップ回路ＦＦ２は、被比較
信号Ｆ２の立ち上がりエツジに同期してセットされ、比
較信号Ｆ１の立ち下がりエツジに同期してクリア（リセ
ット）されるため、その位相差に従った出力信号ＵＰを
形成する。なお、被比較信号Ｆ２に抜けがあると、フリ
ップフロップ回路ＦＦ２はセットされない。これによっ
て、被比較信号Ｆ２が存在しない期間では出力信号ＵＰ
が出力されない。また、比較信号Ｆ１の基準エツジ（立
ち下がり）に遅れて、被比較信号Ｆ２が立ち上がると、
上記フリップフロップ回路ＦＦ２は比較信号Ｆ１のロウ
レベルによってりＩＪ　７状態に置かれセット状態にさ
れないから、出力信号ＵＰが形成さない。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）比較信号の基準エツジから一定の時間幅の第１の
パルスを発生させ、上記比較信号の基準エツジから半周
期の時間内において間欠的に発生される被比較信号のフ
ロントエツジに同期して上記１シロフトパルスと同様な
一定の時間に設定された第２のパルスを発生させ、上記
第２のパルスが出力されている間にその動作が有効にさ
れる第１の回路により、上記第１と第２のパルスのバッ
クェツジの差を求めることによって、１シロフトパルス
発生回路におけるパルス幅のプロセスバラツキが相殺さ
れるため高精度の位相比較出力を得ることができるとい
う効果が得られる。

（２）上記（１）により、１シロフトパルス発生回路を
集積回路化できるとともに、その無調整化を実現できる
という効果が得られる。

（３）上記一対の１ショットパルス発生回路における素
子特性は、同様な電源及び温度依存性を持っため、動作
マージンの向上を図ることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、位相比較信号を
形成する回路は、上記エツジトリガ型のフリップフロッ
プ回路を用いるものの他、論理ゲート回路の組み合わせ
からなるもの等種々の実施形態を採ることができる。こ
れに応じて、その動作開始タイミングを制御する制御回
路が設けられるものである。また、比較信号は、そのデ
ユーティが５０％であることは必要なく、継続的に発生
される信号であればよい。

この発明は、上記ＶＦＯの他、位相比較されるべき一方
の信号が間欠的なパルス信号である信号を扱う位相比較
回路として広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、基準エツジから一定の時間幅の第１のパル
スを発生させ、上記比較信号の基準エツジから半周期の
時間内において間欠的に発生される被比較信号のフロン
トエツジに同期して上記１シヨツトパルスと同様な一定
の時間に設定された第２のパルスを発生させ、上記第２
のパルスが出力されている間にその動作が有効にされる
第１の回路により、上記第１と第２のパルスのバンクエ
ツジの差を求めることによって、１シヨツトパルス発生
回路におけるパルス幅のプロセスバラツキが相殺される
ため高精度の位相比較出力を得ることができる。

【図面の簡単な説明】

第１図は、この発明に係る位相比較回路の一実施例を示
す回路図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、従来技術の一例を説明するためのタイミング
図である。 ＰＦＣ・・位相比較回路、ＦＦＩ〜ＦＦ３・・フリップ
フロップ回路、ＭＢＩ、ＭＢ２・・１シヨツトパルス発
生回路、Ｇｌ、Ｇ２・・ナントゲート回路、Ｎ１・・イ
ンパーク回路 代理人弁理士　小川　勝馬テ゛テ 第　１　図 第２図 ｖ−

Claims (1)

1. 【特許請求の範囲】 １、継続的に発生される比較信号の基準エッジから一定
   の時間幅のパルス信号を発生する第１の１ショットパル
   ス発生回路と、上記比較信号の基準エッジから半周期の
   時間内において間欠的に発生される被比較信号のフロン
   トエッジに同期して上記第１の１ショットパルス発生回
   路と同様な一定の時間に設定されたパルス信号を発生す
   る第２の１ショットパルス発生回路と、上記第２のパル
   ス発生回路からパルス信号が出力されている間にその動
   作が有効にされ、上記第１と第２の１ショットパルス発
   生回路の出力信号のバックエッジの差に従ったパルス信
   号を発生させる第１の回路と、上記比較信号が出力され
   ている間その動作が有効にされ、上記被比較信号のフロ
   ントエッジと比較信号の基準エッジとの差に従ったパル
   ス信号を発生される第２の回路とを含み、上記第１及び
   第２の回路から出力信号を得ることを特徴とする位相比
   較回路。 ２、上記第１の回路は、第２の１ショットパルス発生回
   路の出力信号がクリア端子に供給され、上記第１の１シ
   ョットパルス発生回路の出力信号がクロック端子に供給
   され、データ端子に定常的にハイレベルの信号が供給さ
   れるエッジトリガ型の第１のフリップフロップ回路から
   なり、上記第２の回路は、比較信号がクリア端子に供給
   され、上記被比較信号がクロック端子に供給され、デー
   タ端子に定常的にハイレベルの信号が供給されるエッジ
   トリガ型の第２のフリップフロップ回路からなるもので
   あることを特徴とする特許請求の範囲第１項記載の位相
   比較回路。