JPS63148364A - Shared memory access system - Google Patents
Shared memory access systemInfo
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- JPS63148364A JPS63148364A JP29489486A JP29489486A JPS63148364A JP S63148364 A JPS63148364 A JP S63148364A JP 29489486 A JP29489486 A JP 29489486A JP 29489486 A JP29489486 A JP 29489486A JP S63148364 A JPS63148364 A JP S63148364A
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-
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- General Physics & Mathematics (AREA)
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数のマイクロプロセッサを使用するシステ
ム等において、マイクロプロセッサ間でデータの転送を
行なう場合における、共有メモリのアクセス方式に関す
るものである。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a shared memory access method when data is transferred between microprocessors in a system using multiple microprocessors. .
（従来の技術）
従来、複合マイクロプロセッサシステムにおいてハ、複
数のマイクロプロセッサが相互に関連していて、それぞ
れにおける処理は独立に行なわれるが、データは各マイ
クロプロセッサにおいて共通に使用される。このような
場合において、データを各マイクロプロセッサ間で転送
するためには、複数のマイクロプロセッサが共通にアク
セスする共有メモリを設け、そのメモリ領域を各マイク
ロプロセッサのアドレス空間内に設定し、各マイクロプ
ロセッサから共有メモリに至るバスを、バス切替スイッ
チによって切替えて接続しデータ転送するのが常であっ
た。(Prior Art) Conventionally, in a composite microprocessor system, a plurality of microprocessors are interconnected, and although each microprocessor performs processing independently, data is commonly used by each microprocessor. In such a case, in order to transfer data between each microprocessor, a shared memory that is commonly accessed by multiple microprocessors is provided, the memory area is set within the address space of each microprocessor, and each microprocessor is Traditionally, the bus from the processor to the shared memory was connected using a bus selector switch to transfer data.
第４図は従来の共有メモリアクセス方式の構成を糸すブ
ロック図で、第５図は共有メモリのアドレス空間を示す
説明図である。これらの図において、マイクロプロセッ
サＡ４４ から、マイクロプロセッサＢ４５ ヘデー
タ転送を行なう場合は、マイクロプロセッサＡ４４
は共有メモリ切替判定部４３ に対し、共有メモリ使用
要求信号４０３を送出する。共有メモリ切替判定部４３
は共有メモリ使用要求信号４０３を受けると、共有メモ
リ４１が使用中であるか否かを判断して未使用であれば
バス切替スイッチ制御線４０７を通じてバス切替スイッ
チ４２に対してバス切替スイッチ制御信号を与える、バ
ス切替スイッチ４２はこれによって、 マイクロプロセ
ッサＡ４４のパスライン４０１と共有メモリパスライン
４０８とを接続すると同時に、バス切替完了信号線４０
５を経てマイクロプロセッサＡ４４に対して、バス切替
完了信号を送る。これによって、マイクロプロセッサＡ
４４は共有メモリ４１に対してアクセス可能なことを知
って、データを共有メモリ４１に転送する。マイクロプ
ロセッサＡ４４は共有メモリ４１に対するデータ転送を
完了すると、共有メモリ使用要求信号４０３を通じて、
共有メモリ切替判定部４３に使用完了を通知し、これに
よってバス切替スイッチ制御線４０７を経てバス切替ス
イッチ４２が制御され、マイクロプロセッサＡ４４のパ
スライン４０１は共有メモリパスライン４０８と切離さ
れる。マイクロプロセッサＢ４５カラマイクロプロセッ
サＡ４４へのデータ転送も同様に行なわれる。FIG. 4 is a block diagram showing the configuration of a conventional shared memory access method, and FIG. 5 is an explanatory diagram showing the address space of the shared memory. In these figures, when data is transferred from microprocessor A44 to microprocessor B45, microprocessor A44
sends a shared memory use request signal 403 to the shared memory switching determination unit 43 . Shared memory switching determination unit 43
When it receives the shared memory use request signal 403, it determines whether the shared memory 41 is in use or not, and if it is not in use, it sends a bus changeover switch control signal to the bus changeover switch 42 via the bus changeover switch control line 407. The bus changeover switch 42 thereby connects the pass line 401 of the microprocessor A44 and the shared memory pass line 408, and at the same time connects the bus changeover completion signal line 40.
5, a bus switching completion signal is sent to the microprocessor A44. This allows microprocessor A
44 knows that the shared memory 41 can be accessed and transfers the data to the shared memory 41. When the microprocessor A 44 completes the data transfer to the shared memory 41, the microprocessor A 44 transmits the data through the shared memory use request signal 403.
The shared memory switching determination unit 43 is notified of the completion of use, thereby controlling the bus changeover switch 42 via the bus changeover switch control line 407, and the path line 401 of the microprocessor A44 is disconnected from the shared memory path line 408. Data transfer from microprocessor B45 to microprocessor A44 is performed in the same manner.
第５図において、共有メモリ４１は、マイクロプロセッ
サメモリアドレス空間５１のアドレスＭ−ｔからアドレ
スＭ１すなわちｔの領域を占有する。マイクロプロセッ
サメモリアドレス空間５２ に対しては、アドレス空間
Ｎの中でアドレスｙ（−ｔからアドレスＭの領域ｔを占
有し、専用メモリＢ４７はアドレス（０〜Ｍ−ｚ）とア
ドレス（Ｍ−Ｎ）に分離される。In FIG. 5, shared memory 41 occupies an area of microprocessor memory address space 51 from address Mt to address M1, ie, t. For the microprocessor memory address space 52, it occupies the area t from address y(-t to address M in address space N), and the dedicated memory B47 occupies the area t from address y(-t) to address M ).
（発明が解決しようとする問題点）
しかしながら、上記構成の従来の共有メモリアクセス方
式では、共有メモリ領域が各々のマイクロプロセッサメ
モリアドレス空間に対し共通に占有することになる。従
って、共有メモリ領域が大きい場合、各々のマイクロプ
ロセッサの専用メモリ領域が狭くなると同時に共有メモ
リはハードウェア上分離されているため、共有メモリの
アドレス領域を変更できない。更に、専用メモリ領域が
共有メモリ領域をはさんで分断される等の欠点があった
。このため、各々のマイクロプロセッサのメモリレイア
ウト設計に支障をきたしていた。(Problems to be Solved by the Invention) However, in the conventional shared memory access method having the above configuration, the shared memory area commonly occupies the memory address space of each microprocessor. Therefore, when the shared memory area is large, the dedicated memory area for each microprocessor becomes narrow, and at the same time, since the shared memory is separated in terms of hardware, the address area of the shared memory cannot be changed. Furthermore, there was a drawback that the dedicated memory area was divided across the shared memory area. This has caused problems in the memory layout design of each microprocessor.
本発明は、以上述べた専用メモリ領域が狭くなる欠点と
共有メモリのアドレス領域を変更できない欠点と、専用
メモリ領域が分断される等の欠点を除去し、優れた共有
メモリアクセス方式を提供することを目的とする。The present invention provides an excellent shared memory access method by eliminating the above-mentioned drawbacks such as the narrowing of the dedicated memory area, the inability to change the address area of the shared memory, and the partitioning of the dedicated memory area. With the goal.
（問題点を解決するための手段）
本発明は、複数のプロセッサ間の情報の授受を行なうた
めに共有メモリを用いるシステムを対象とする。(Means for Solving the Problems) The present invention is directed to a system that uses a shared memory to exchange information between a plurality of processors.
本発明は上記システムにおいて、複数のバンクからなる
共有メモリを１つのプロセッサにのみ持たせ、共有メモ
リを持たない他のプロセッサの自己のメモリ空間の一部
にバンク１つ分のアクセス領域を割当てるとともに、
共有メモリを持たないプロセッサが前記自己のアクセス
領域をアクセスした場合に、共有メモリを持つプロセッ
サに対し動作停止命令を出力するアドレスデコーダと、
前記自己のアクセス領域をアクセスしたプロセッサが選
択した複数のバンクのうちの１つのバンクのアドレス情
報を格納するレジスタと、前記動作停止命令に従い共有
メモリを持つプロセッサの動作が停止したことを受けて
、共有メモリと前記自己のアクセス領域をアクセスした
プロセッサとを接続する接続回路とを設け、前記自己の
アクセス領域をアクセスしたプロセッサは前記レジスタ
に格納されたアドレス情報に従って共有メモリにアクセ
スするよう構成した。In the above system, the present invention allows only one processor to have a shared memory consisting of a plurality of banks, and allocates an access area for one bank to a part of the own memory space of other processors that do not have the shared memory. , an address decoder that outputs an operation stop command to a processor with shared memory when a processor without shared memory accesses the own access area; and a plurality of address decoders selected by the processor that accessed the own access area. A register that stores address information of one of the banks, and a register that stores the address information of one of the banks, and a register that stores address information of the shared memory and the processor that accessed the own access area in response to the operation of the processor having the shared memory being stopped according to the operation stop instruction. A connection circuit for connection is provided, and the processor accessing its own access area accesses the shared memory according to address information stored in the register.
（作用）
いま、共有メモリを持つプロセッサをプロセッサＡとし
、共有メモリを持たないプロセッサをプロセッサＢとす
る。プロセッサＢが共有メモリにアクセスする場合、プ
ロセッサＢは自己のメモリ空間の一部に割当られたアク
セス領域をアクセスする。これを受けて、アドレスデコ
ーダはプロセッサＡに対し、動作停止命令を出力する。(Operation) Let us now assume that a processor with a shared memory is a processor A, and a processor without a shared memory is a processor B. When processor B accesses the shared memory, processor B accesses an access area allocated to a part of its own memory space. In response to this, the address decoder outputs an operation stop command to processor A.
一方、上記アクセス時には、プロセッサＢがアクセスし
ようとする共有メモリの１つのバンクのアドレス情報が
プロセッサＢから出力される。このアドレス情報はレジ
スタに格納される。上記動作停止命令を受けたプロセッ
サＡは、その動作を停止する。On the other hand, at the time of the access, processor B outputs address information of one bank of the shared memory that processor B attempts to access. This address information is stored in a register. Processor A, which has received the operation stop command, stops its operation.
この動作停止を受けて、上記接続（９）路はプロセッサ
Ｂと共有メモリとを接続する。これにより、プロセッサ
Ｂはレジスタに格納されたアドレス情報に従い、共有メ
モリとの間で情報の授受を行なう。In response to this operation stop, the connection (9) connects processor B and the shared memory. Thereby, processor B exchanges information with the shared memory according to the address information stored in the register.
（実施例）
以下、本発明の実施例を図面を参照して詳細に説明する
。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例を示す構成図であって、図中
１１は共有メモリを持った側のマイクロプロセッサＡ１
１２は共有メモリを持たない側のマイクロプロセッサＢ
、 １３は共有メモリを含んだメモＩＪＡ、１４は共
償メモリを持たないが共有メモリアクセス領域を持った
メモリＢ１１５はマイクロプロセッサＢ１２からメモリ
Ｂ１４の共有メモリアクセス領域をリード／ライトする
ことにより、自動的にマイクロプロセッサＡｌｌ に停
止命令信号を出すアドレスデコーダ、１６はメモリＡ１
３の共Ｔメモリアドレス空間をバンク方式で選択するメ
モリ空間選択レジスタ、１７は共肴メモリの一つのバン
ク内をアドレッシングするアドレス線スイッチ回路、１
８は共左メモリとマイクロプロセッサＢ１２の間でデー
タの転送を行なうデータ線スイッチ回路、１９は共脣メ
モリとマイクロプロセッサＢ１２の間でデータ転送する
ための制御線スイッチ回路である。FIG. 1 is a block diagram showing one embodiment of the present invention, in which reference numeral 11 denotes a microprocessor A1 having a shared memory.
12 is microprocessor B on the side that does not have shared memory
, 13 is a memory IJA that includes a shared memory, and 14 is a memory B115 that does not have a shared memory but has a shared memory access area. 16 is an address decoder which outputs a stop command signal to the microprocessor All, and 16 is a memory A1.
17 is a memory space selection register for selecting a common T memory address space in a bank manner; 17 is an address line switch circuit for addressing within one bank of the common memory; 1;
8 is a data line switch circuit for transferring data between the left side memory and the microprocessor B12, and 19 is a control line switch circuit for transferring data between the left side memory and the microprocessor B12.
また１０１ 、１０２はアドレス信号線、１０３ 、１
０４はデータ信号線、１０５，１０６はリード信号、ラ
イト信号を含む制御信号線、１０７はマイクロプロセン
サＡｌｌ の動作停止および共々メモリ２１ をマイク
ロプロセッサＢ１２側へあけ渡すことを要求スル（マイ
クロプロセッサＡ側のバスをハイインピーダンスにする
）停止命令線、１０８はマイクロプロセッサＡｌｌ が
停止および共り）モリ２１がマイクロプロセッサＢ１２
側へあけ渡されたこと（マイクロプロセッサＡｌｌ 側
のバスがハイインピーダンスになったこと）を示す動作
状態表示線である。Further, 101 and 102 are address signal lines, 103 and 1
04 is a data signal line, 105 and 106 are control signal lines including read signals and write signals, and 107 is a request for stopping the operation of all microprocessor sensors and handing over the memory 21 to the microprocessor B12 side (microprocessor A The bus on the side is set to high impedance) stop command line, 108 is a stop command line for microprocessor All, and the memory 21 is for microprocessor B12.
This is an operating status display line indicating that the bus on the microprocessor All side has become high impedance.
第２図は本実施例の共有メそりアドレス空間説明図であ
り、メモリＡ１３は共籍メモリ２１ とマイクロプロ
セッサＡｌｌの専用メモリから成り立ち、共、−％メモ
リ２１は複数のバンク２２ 、２２’から成シ立ってい
る。またメモ１ＪＢ１４は、共有メモリ２１ の１つの
バンクに該当する実メモリを持たない共イメモリアクセ
ス領域２３とマイクロプロセッサＢ１２ の専用メモリ
から成り立っている。FIG. 2 is an explanatory diagram of the shared memory address space of this embodiment, in which the memory A13 consists of a co-located memory 21 and a dedicated memory for the microprocessor All, and the -% memory 21 is made up of a plurality of banks 22 and 22'. Standing tall. Furthermore, the memo 1JB14 is made up of a common memory access area 23 that does not have real memory corresponding to one bank of the shared memory 21, and a dedicated memory for the microprocessor B12.
次に、本実施し１］の動作を第１図及び第２図に加え、
本実施例の動作タイミングを示す第３図を参照して説明
する。Next, add the operation of this implementation 1] to Fig. 1 and Fig. 2,
The operation timing of this embodiment will be explained with reference to FIG. 3.
今、マイクロプロセッサＢ１２が共有メモリ２１に対し
データ転送を行なう場合、第３図の本実施ンク２２ を
選択するためにメモリ空間レジスタ１６に対しＭ−を番
地をセットする（第３図（ａ））。Now, when the microprocessor B12 transfers data to the shared memory 21, it sets the address M- in the memory space register 16 in order to select the actual link 22 in FIG. 3 (FIG. 3(a)). ).
次にマイクロプロセッサＢ１２は共有メモリアクセス領
域２３のＮ−ｔｏ番地をアクセスする（第３図（ｂ））
。アドレスデコーダ１５は共有メモリアクセス領域２３
が選択されたことを検出し、自動的にマイクロプロセッ
サＡｌｌ へ停止命令線１０７を通して停止命令信号を
出す（第３図（Ｃ））。マイクロプロセッサＡｌｌ は
動作停止したことを示す動作状態表示信号を動作状態表
示線１０８を通して、メモリ空間選択レジスタ１６、ア
ドレス線７インチ回路１７、データ線スイッチ回路１８
、制御線スイッチ回路１９ に送出する（第３図（ｄ）
）。これによシ、共痺メモリ２１ の１つのバンク２２
のｙ（−ｔ番地がマイクロプロセッサＢ１２に接続され
る（第３図（ｅ））。Next, the microprocessor B12 accesses the N-to address in the shared memory access area 23 (FIG. 3(b)).
. The address decoder 15 is a shared memory access area 23
is detected and automatically issues a stop command signal to the microprocessor All through the stop command line 107 (FIG. 3(C)). The microprocessor All sends an operation status display signal indicating that the operation has stopped through the operation status display line 108 to the memory space selection register 16, the address line 7-inch circuit 17, and the data line switch circuit 18.
, to the control line switch circuit 19 (Fig. 3(d)
). In this way, one bank 22 of the sympathic memory 21
The y(-t address of the microprocessor B12 is connected to the microprocessor B12 (FIG. 3(e)).
マイクロプロセッサＢ１２ の共有メモリ２１に対する
リード動作またはライト動作が完了するとマイクロプロ
セッサＡｌｌ に対する停止命令線１０７上の停止命令
信号がオフとなり、また動作状態表示線１０８上の動作
状態表示信号もオフとなる。When the read or write operation for the shared memory 21 of the microprocessor B12 is completed, the stop command signal on the stop command line 107 for the microprocessor All is turned off, and the operation state display signal on the operation state display line 108 is also turned off.
これによシ、共イメモリ２１ はマイクロプロセッサＢ
１２から切り放され、マイクロプロセッサＡ１１ に接
続される。順次同様の動作を行なうことによシ、バンク
２２のＭ−を番地からＭ−ｚ＋ｚ。Accordingly, the common memory 21 is the microprocessor B.
12 and connected to microprocessor A11. By sequentially performing similar operations, M- of bank 22 is moved from address M-z+z.
番地のアクセスができる。You can access the street address.
１つのバンク２２の全てのアクセス動作が完了するとメ
モリ空間選択レジスタ１６に次のバンクをセットし、前
記同様の動作を行なうことによシ共有メモリ２１の全て
のメモリ領域ｙｌ−を番地からＭ番地がアクセスできる
。When all the access operations for one bank 22 are completed, the next bank is set in the memory space selection register 16, and by performing the same operation as described above, all the memory areas yl- of the shared memory 21 are accessed from address M to address M. can be accessed.
本説明では共有メモリ２１のアドレス空間をＭ−ｔ−Ｍ
番地としたが、メモリ空間選択レジスタ１６へのセット
データを変えることによシ、共有メモリの領域を例えば
Ｌ−を番地からＬ番地（共有メモリ２１′）に自由に変
更できることは云うまでもない。また、マイクロプロセ
ッサが３個以上のシステムにおいては複数の停止命令線
１０８をマルチプレクサ等によシ選択してマイクロプロ
セッサＡｌｌ に接続し、マイクロプロセッサＡｌｌ
からの動作状態表示線１０８を前記マルチプレクサにて
選択されたマイクロプロセッサ側に接続することによシ
、前記動作が可能であることは云うまでもない。In this explanation, the address space of the shared memory 21 is defined as M-t-M.
It goes without saying that by changing the set data in the memory space selection register 16, the area of the shared memory can be freely changed from, for example, address L- to address L (shared memory 21'). . In addition, in a system with three or more microprocessors, multiple stop command lines 108 are selected by a multiplexer or the like and connected to the microprocessors All.
It goes without saying that the above operation is possible by connecting the operating status display line 108 from the microprocessor to the microprocessor selected by the multiplexer.
（発明の効果）
以上説明したように、本発明によれば、共有メモリを１
つのプロセッサのみに持たせ、共有メモリを持たないプ
ロセッサが共有メモリをアクセスする場合、自己のメモ
リ空間の所定アクセス領域にアクセスすることによシ、
自動的に該所定アクセス領域に対応する共有メモリ内の
バンクを選択して情報の授受を行なうこととしたため、
各プロセッサの専用メモリ領域を大きくできると同時に
、専用メモリ領域を連続して設定でき、更に共有メモリ
を最適なアドレス空間に設定できるという効果が得られ
る。(Effects of the Invention) As explained above, according to the present invention, the shared memory can be
When a processor that does not have shared memory accesses the shared memory, it can access the shared memory by accessing a predetermined access area of its own memory space.
Because we decided to automatically select the bank in the shared memory corresponding to the specified access area and exchange information,
The dedicated memory area of each processor can be enlarged, the dedicated memory areas can be set consecutively, and the shared memory can be set in an optimal address space.
第１図は本発明の一実施例の構成図、第２図は本実施例
における共有メモリアドレス空間を示す図、第３図は本
実施例の動作タイミング図、第４図は従来の共有メモリ
アクセス方式の構成図、第５図は従来の共有メモリアク
セス方式における共有メモリアドレス空間を示す図であ
る。
１１・・・マイクロプロセッサＡ１
１２・・・マイクロプロセッサＢ１
１３・・・メモリＡ１ １４・・・メモリＢ１１５・
・・アドレスデコーダ、
１６・・・メモリ空間選択レジスタ、
１７・・・アドレス線スイフチ回路、
１８・・・データ線スイッチ回路、
１９・・・制御線スイッチ回路、
２１ 、２１’・・・共有メモ１ハ２２，２２’・・・
１つのバンク、２３・・・共有メモリアクセス領域、
１０１・・・アドレス信号線、１０２・・・アドレス信
号線、１０３・・・データ信号線、工０４・・・データ
信号線、１０５・・・制御信号線、 １０６・・・制
御信号線、１０７・・・停止信号線、１０８・・・動作
状態表示線。Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a diagram showing a shared memory address space in this embodiment, Fig. 3 is an operation timing diagram of this embodiment, and Fig. 4 is a conventional shared memory. FIG. 5, a block diagram of the access method, is a diagram showing a shared memory address space in a conventional shared memory access method. 11... Microprocessor A1 12... Microprocessor B1 13... Memory A1 14... Memory B115.
...Address decoder, 16...Memory space selection register, 17...Address line swift circuit, 18...Data line switch circuit, 19...Control line switch circuit, 21, 21'...Shared memo 1ha 22, 22'...
1 bank, 23... Shared memory access area, 101... Address signal line, 102... Address signal line, 103... Data signal line, 04... Data signal line, 105... Control signal line, 106... Control signal line, 107... Stop signal line, 108... Operating state display line.
Claims (1)
モリを用いるシステムにおいて、 複数のバンクからなる共有メモリを１つのプロセッサに
のみ持たせ、共有メモリを持たない他のプロセッサの自
己のメモリ空間の一部にバンク１つ分のアクセス領域を
割当てるとともに、 共有メモリを持たないプロセッサが前記自己のアクセス
領域をアクセスした場合に、共有メモリを持つプロセッ
サに対し動作停止命令を出力するアドレスデコーダと、 前記自己のアクセス領域をアクセスしたプロセッサが選
択した複数のバンクのうちの１つのバンクのアドレス情
報を格納するレジスタと、 前記動作停止命令に従い共有メモリを持つプロセッサの
動作が停止したことを受けて、共有メモリと前記自己の
アクセス領域をアクセスしたプロセッサとを接続する接
続回路とを設け、 前記自己のアクセス領域をアクセスしたプロセッサは前
記レジスタに格納されたアドレス情報に従って共有メモ
リにアクセスすることを特徴とする共有メモリアクセス
方式。[Claims] In a system that uses a shared memory to exchange information between multiple processors, only one processor has a shared memory consisting of multiple banks, and other processors that do not have the shared memory Allocates an access area for one bank to a part of its own memory space, and outputs an operation stop instruction to a processor that has shared memory when a processor that does not have shared memory accesses its own access area. an address decoder; a register that stores address information of one bank out of a plurality of banks selected by the processor that accessed its own access area; and the operation of the processor having the shared memory is stopped in accordance with the operation stop instruction. In response to this, a connection circuit is provided to connect the shared memory and the processor that has accessed its own access area, and the processor that has accessed its own access area accesses the shared memory according to the address information stored in the register. A shared memory access method characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29489486A JPS63148364A (en) | 1986-12-12 | 1986-12-12 | Shared memory access system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29489486A JPS63148364A (en) | 1986-12-12 | 1986-12-12 | Shared memory access system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63148364A true JPS63148364A (en) | 1988-06-21 |
Family
ID=17813627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29489486A Pending JPS63148364A (en) | 1986-12-12 | 1986-12-12 | Shared memory access system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63148364A (en) |
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| JPS599767A (en) * | 1982-07-09 | 1984-01-19 | Sumitomo Heavy Ind Ltd | Multiprocessor |
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- 1986-12-12 JP JP29489486A patent/JPS63148364A/en active Pending
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