JPS63146291A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63146291A JPS63146291A JP61293765A JP29376586A JPS63146291A JP S63146291 A JPS63146291 A JP S63146291A JP 61293765 A JP61293765 A JP 61293765A JP 29376586 A JP29376586 A JP 29376586A JP S63146291 A JPS63146291 A JP S63146291A
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- JP
- Japan
- Prior art keywords
- address
- write
- read
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000002401 inhibitory effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体記憶装置に関するものであり、例えば、
システムクロックと非同期に動作するディジタル遅延線
又はＦＩＦＯ型メモツメモリ利用して有効な半導体記憶
装置を提供するものである。
システムクロックと非同期に動作するディジタル遅延線
又はＦＩＦＯ型メモツメモリ利用して有効な半導体記憶
装置を提供するものである。
く従来の技術〉
近年、人工知能や画像処理のシステムが盛んに研究、さ
らに実用化されて米でいる。これらのシステムにおいて
は、非常に多量のデータを並列処理する必要があるため
、一般にパイプライン方式と呼ばれる情報処理の手法が
用いられている。
らに実用化されて米でいる。これらのシステムにおいて
は、非常に多量のデータを並列処理する必要があるため
、一般にパイプライン方式と呼ばれる情報処理の手法が
用いられている。
ところが、上記方式において、情報が伝達されるデータ
流路上では、並列処理されたデータ同士の衝突は免れ得
ない。そこで、現在システムを設計する際には、複数の
流路が交わる演算回路の手前に、データの一時待避場所
（キュー）を設けることで、前述の問題を回避している
。
流路上では、並列処理されたデータ同士の衝突は免れ得
ない。そこで、現在システムを設計する際には、複数の
流路が交わる演算回路の手前に、データの一時待避場所
（キュー）を設けることで、前述の問題を回避している
。
〈発明が解決しようとする問題点〉
しかし、必要となるキューの数は大変多く、これらを複
数のチップを用いて構成していたこれまでの方法では、
基板の実装密度は勿論、システム全体のスピードにも大
きく影響していた。
数のチップを用いて構成していたこれまでの方法では、
基板の実装密度は勿論、システム全体のスピードにも大
きく影響していた。
本発明は上記の問題点に鑑みて、かかるシステム構成に
必需の機能を有したデバイスをワンチップで実現するた
めに、外部からアドレスを与えずに順次データの読み書
きが出来ることで繁雑なアドレス管理を解消し、かつデ
バイスのアクセスを禁止する信号を外部に出力すること
で、デバイスに記憶されているデータ量の管理も不必要
な半導体記憶装置を提供することを目的とする０本発明
の前記ならびにそのほかの目的と新規な特長は、本明細
書の記述及び添付図面から明らかになるであろう。
必需の機能を有したデバイスをワンチップで実現するた
めに、外部からアドレスを与えずに順次データの読み書
きが出来ることで繁雑なアドレス管理を解消し、かつデ
バイスのアクセスを禁止する信号を外部に出力すること
で、デバイスに記憶されているデータ量の管理も不必要
な半導体記憶装置を提供することを目的とする０本発明
の前記ならびにそのほかの目的と新規な特長は、本明細
書の記述及び添付図面から明らかになるであろう。
く問題点を解決するための手段、作用〉本願において開
示される発明のうち、代表的なものの概要を簡単に説明
すれば、下記の通りである０ すなわち、アドレス制御回路と、書き込み及び読み出し
アドレスの発生回路が接続され、かつ前記書き込みアド
レスと読み出しアドレスの一致を判定する回路と、書き
込み或いに読み出しを禁止する信号の発生回路とが接続
され九回路構成をチップ内部に具備することによって、
外部からアドレスを与えずに順次データの読み書きが出
来ることで、繁雑なアドレス管理を解消し、かつ、デバ
イスのアクセスを禁止する信号を外部に出力することで
、デバイスに記憶されているデータ量の管理も不必要な
ことを特長とするものである。
示される発明のうち、代表的なものの概要を簡単に説明
すれば、下記の通りである０ すなわち、アドレス制御回路と、書き込み及び読み出し
アドレスの発生回路が接続され、かつ前記書き込みアド
レスと読み出しアドレスの一致を判定する回路と、書き
込み或いに読み出しを禁止する信号の発生回路とが接続
され九回路構成をチップ内部に具備することによって、
外部からアドレスを与えずに順次データの読み書きが出
来ることで、繁雑なアドレス管理を解消し、かつ、デバ
イスのアクセスを禁止する信号を外部に出力することで
、デバイスに記憶されているデータ量の管理も不必要な
ことを特長とするものである。
〈実施例〉
図は本発明の一実施例を示す半導体記憶装置の回路ブロ
ック図である。
ック図である。
図に於いて、ｌはアドレス制御回路、２はアドレス発生
回路、３は記憶回路、４にアドレス一致判定回路、５は
書き込み及び読み出し禁止信号発生回路、２１は書き込
みアドレス発生回路、２２は読み出しアドレス発生回路
、３１はデコーダ、３２は記憶素子である０信号の流れ
を示す矢印は、１０１が書き込み命令、１０２が書き込
みアドレスインクリメント信号、１０３が読み出し命令
、１０４が読み出しアドレスインクリメント信号、１０
５が書き込みアドレス、１０５’がインクリメントされ
友書き込みアドレス、１０６が読み出しアドレス、！０
６’がインクリメントされた読み出しアドレス、１０７
が判定結果、！０８が書き込み禁止信号、１０９が読み
出し禁止信号、＋１０が入力データ、１１１が出力デー
タを表わす０本実施例に工って、データは１き込まれた
順番に読み出され、外部からのアドレス管理の必要のな
いことが明らかになるであろう。
回路、３は記憶回路、４にアドレス一致判定回路、５は
書き込み及び読み出し禁止信号発生回路、２１は書き込
みアドレス発生回路、２２は読み出しアドレス発生回路
、３１はデコーダ、３２は記憶素子である０信号の流れ
を示す矢印は、１０１が書き込み命令、１０２が書き込
みアドレスインクリメント信号、１０３が読み出し命令
、１０４が読み出しアドレスインクリメント信号、１０
５が書き込みアドレス、１０５’がインクリメントされ
友書き込みアドレス、１０６が読み出しアドレス、！０
６’がインクリメントされた読み出しアドレス、１０７
が判定結果、！０８が書き込み禁止信号、１０９が読み
出し禁止信号、＋１０が入力データ、１１１が出力デー
タを表わす０本実施例に工って、データは１き込まれた
順番に読み出され、外部からのアドレス管理の必要のな
いことが明らかになるであろう。
ま之、記憶容量全てにデータが書き込まれ念状態でさら
に書き込みを行なおうとし之際、或いは全てのデータが
読み出され次状態でさらに読み出しを行なおうとした際
、これらの状態をアドレス比較することで検知し、書き
込みや読み出しの禁止信号により外部に知らせるため、
記憶されてい友データの破壊や誤ったデータの読み出し
の心配もなく、システムでデータ量の管理が必要のない
ことも明らかになるであろう。
に書き込みを行なおうとし之際、或いは全てのデータが
読み出され次状態でさらに読み出しを行なおうとした際
、これらの状態をアドレス比較することで検知し、書き
込みや読み出しの禁止信号により外部に知らせるため、
記憶されてい友データの破壊や誤ったデータの読み出し
の心配もなく、システムでデータ量の管理が必要のない
ことも明らかになるであろう。
以下で図を用いた回路動作の説明を行なう。
まず、電源投入時に、アドレス発生回路２がリセットさ
れ、書き込みアドレス＋０５と読み出しアドレス１０６
を同じ値にする。さらに書き込み及び読み出し禁止信号
発生回路５もリセットされ、読み出し禁止信号＋０９の
み出力状態になる。すなわち、まだデータが何も記憶さ
れていないので読み出しはできないことを外部に知らせ
る。
れ、書き込みアドレス＋０５と読み出しアドレス１０６
を同じ値にする。さらに書き込み及び読み出し禁止信号
発生回路５もリセットされ、読み出し禁止信号＋０９の
み出力状態になる。すなわち、まだデータが何も記憶さ
れていないので読み出しはできないことを外部に知らせ
る。
そこで次に書き込み動作を説明する。
外部、！：Ｖ書き込み命令１０１が入力されると、アド
レス制御回路ｌからは、書き込みアドレス発生回路２１
に対してインクリメント信号１０２が送られる。書き込
みアドレス発生回路２１ではそれを受けて、始めに記憶
されてい友書き込みアドレス１０５をデコーダ３１に送
つ之後、アドレスのインクリメントを行ない、先にデコ
ーダ３１に送っ几アドレスより１だけ大きな値のアドレ
ス１０５′をアドレス一致判定回路４に転送する。
レス制御回路ｌからは、書き込みアドレス発生回路２１
に対してインクリメント信号１０２が送られる。書き込
みアドレス発生回路２１ではそれを受けて、始めに記憶
されてい友書き込みアドレス１０５をデコーダ３１に送
つ之後、アドレスのインクリメントを行ない、先にデコ
ーダ３１に送っ几アドレスより１だけ大きな値のアドレ
ス１０５′をアドレス一致判定回路４に転送する。
アドレス一致判定回路４では、書き込みアドレス発生回
路２１より送られたアドレス１０５′と、読み出しアド
レス発生回路２２に記憶されているアドレス１０６’ｉ
読み込み、それらが一致しているかどうかの判定結果＋
０７’ｉ書き込み拉び読み出し禁止信号発生回路５に送
る。
路２１より送られたアドレス１０５′と、読み出しアド
レス発生回路２２に記憶されているアドレス１０６’ｉ
読み込み、それらが一致しているかどうかの判定結果＋
０７’ｉ書き込み拉び読み出し禁止信号発生回路５に送
る。
書き込み及び読み出し禁止信号発生回路５では、現在、
書き込みの動作中であることｆｊｆ：ｉＦき込み命令１
０１がイネーブルなことから判断した上で、判定結果！
０７が一致の場合、書き込み禁止信号１０８を出力して
、記憶容量全てにデータが書き込まれたことを外部に知
らせ引き続く書き込みの禁止を促す。一方、不一致の時
は、もし読み出し禁止信号＋０９が出力状態にあれば、
これを解齢する。
書き込みの動作中であることｆｊｆ：ｉＦき込み命令１
０１がイネーブルなことから判断した上で、判定結果！
０７が一致の場合、書き込み禁止信号１０８を出力して
、記憶容量全てにデータが書き込まれたことを外部に知
らせ引き続く書き込みの禁止を促す。一方、不一致の時
は、もし読み出し禁止信号＋０９が出力状態にあれば、
これを解齢する。
尚、記憶回路３では、上記の判定結果１０７に関係なく
、書き込みアドレス１０５に従ってデコーダ３１が指定
した記憶素子３２に対し入力データ１１０が善き込まれ
る。
、書き込みアドレス１０５に従ってデコーダ３１が指定
した記憶素子３２に対し入力データ１１０が善き込まれ
る。
読み出し動作も書き込み動作と同様、以下の通りである
。
。
外部より読み出し命令１０３が久方されると、アドレス
制御回路１がらは、読み出しアドレス発生回路２２に対
してインクリメント信号１０４が送られる。読み出しア
ドレス発生回路２２ではそれを受けて、始めに記憶され
ていた読み出しアドレス１０６をデコーダ３１に送った
後、アドレスのインクリメントを行ない、先にデコーダ
３１に送ったアドレスＬｖｌだけ大きな値のアドレス＋
０６”ｉアドレス一致判定回路４に転送する。
制御回路１がらは、読み出しアドレス発生回路２２に対
してインクリメント信号１０４が送られる。読み出しア
ドレス発生回路２２ではそれを受けて、始めに記憶され
ていた読み出しアドレス１０６をデコーダ３１に送った
後、アドレスのインクリメントを行ない、先にデコーダ
３１に送ったアドレスＬｖｌだけ大きな値のアドレス＋
０６”ｉアドレス一致判定回路４に転送する。
アドレス一致判定回路４では、読み出しアドレス発生回
路２２Ｌり送られ之アドレス＋０６’と、書き込みアド
レス発生回路２１に記憶されているアドレス１０５を読
み込み、それらが一致しているかど°うかの判定結果１
０７を書き込み及び読み出し禁止信号発生回路５に送る
。
路２２Ｌり送られ之アドレス＋０６’と、書き込みアド
レス発生回路２１に記憶されているアドレス１０５を読
み込み、それらが一致しているかど°うかの判定結果１
０７を書き込み及び読み出し禁止信号発生回路５に送る
。
書き込み及び読み出し禁止信号発生回路５では、現在、
読み出しの動作中であることを読み出し命令！０３がイ
ネーブルなことがら判断した上で、判定結果＋０７が一
致の場合、読み出し禁止信号１０９ｉ出力して、全ての
データが読み出されてしまったことを外部に知らせ引き
続く読み出しの禁止を促す。一方、不一致の時は、もし
書き込み禁止信号＋０８が出力状態にあれば、これを解
除する。
読み出しの動作中であることを読み出し命令！０３がイ
ネーブルなことがら判断した上で、判定結果＋０７が一
致の場合、読み出し禁止信号１０９ｉ出力して、全ての
データが読み出されてしまったことを外部に知らせ引き
続く読み出しの禁止を促す。一方、不一致の時は、もし
書き込み禁止信号＋０８が出力状態にあれば、これを解
除する。
尚、記憶回路３では、上記の判定結果１０７に関係なく
、読み出しアドレス１０６に従ってデコーダ８１が指定
した記憶素子３２がら、出力データ＋１１を読み出す。
、読み出しアドレス１０６に従ってデコーダ８１が指定
した記憶素子３２がら、出力データ＋１１を読み出す。
記憶素子３２のアドレス数、アドレス発生回路２１．２
２のピット数及びそのインクリメントの関係は以下の表
の通りである。
２のピット数及びそのインクリメントの関係は以下の表
の通りである。
上記実施例は、現在のデータフローマシンで使われてい
る内容（書き込んだ順にデータを読み出すＦＩＦＯ型）
全実現するものであるが、一方のアドレス発生回路のみ
を具備し之デバイスによるシステム設計もめジ得る。そ
の場合、具備されていない方のアドレスは外部指定でラ
ンダムアクセスできる様になっているのが使い易いと考
えられる。
る内容（書き込んだ順にデータを読み出すＦＩＦＯ型）
全実現するものであるが、一方のアドレス発生回路のみ
を具備し之デバイスによるシステム設計もめジ得る。そ
の場合、具備されていない方のアドレスは外部指定でラ
ンダムアクセスできる様になっているのが使い易いと考
えられる。
そこで、講成や動作については、具備されているものに
ついては上記実施例の通り、具備されていない方に関し
ては従来のＲＡＭと同一で良いと思われる。
ついては上記実施例の通り、具備されていない方に関し
ては従来のＲＡＭと同一で良いと思われる。
〈発明の効果〉
以上のように、本発明によれば、外部Ｌ＃）アドレスを
与えなくても順次データの読み書きができ、かつ、デバ
イスのアクセスを禁止する信号を外部に出力するので、
繁雑なアドレス管理や、デバイスに記憶されているデー
タ量の管理をシステムで設計する必要がなく、したがっ
て、ワンチップ化が可能となり、基板の実装密度は勿論
、システム全体の高速化に大きく貢献するものである。
与えなくても順次データの読み書きができ、かつ、デバ
イスのアクセスを禁止する信号を外部に出力するので、
繁雑なアドレス管理や、デバイスに記憶されているデー
タ量の管理をシステムで設計する必要がなく、したがっ
て、ワンチップ化が可能となり、基板の実装密度は勿論
、システム全体の高速化に大きく貢献するものである。
図は、”本発明の一実施例の回路ブロック図である０
符号の説明
１ニアドレス制御回路、２ニアドレス発生回路、′３二
記憶回路、４ニアドレス一致判定回路、５：書き込み及
び読み出し禁止信号発生回路、２１：書き込みアドレス
発生回路、２２：読み出しアドレス発生回路、３１：デ
コーダ、３２：記憶素子、１０１：書き込み命令、＋０
２：書き込みアドレスインクリメント信号、１０３：ｆ
ｉみ出し命令、＋０４：ｆｉみ出しアドレスインクリメ
ント信号、＋ｏ５：書き込みアドレス、１ｏ６：読み出
しア゛ドレス、＋０５置インクリメントされｆｃ書き込
みアドレス、＋０６’：インクリメントされた読み出し
アドレス、１０７二判定結果、１ｏ８：書き込み禁止信
号、１０９：読み出し禁止信号、１１０：人力データ、
１１１：出力データ。
記憶回路、４ニアドレス一致判定回路、５：書き込み及
び読み出し禁止信号発生回路、２１：書き込みアドレス
発生回路、２２：読み出しアドレス発生回路、３１：デ
コーダ、３２：記憶素子、１０１：書き込み命令、＋０
２：書き込みアドレスインクリメント信号、１０３：ｆ
ｉみ出し命令、＋０４：ｆｉみ出しアドレスインクリメ
ント信号、＋ｏ５：書き込みアドレス、１ｏ６：読み出
しア゛ドレス、＋０５置インクリメントされｆｃ書き込
みアドレス、＋０６’：インクリメントされた読み出し
アドレス、１０７二判定結果、１ｏ８：書き込み禁止信
号、１０９：読み出し禁止信号、１１０：人力データ、
１１１：出力データ。
Claims (1)
- １、外部より供給される書き込み又は読み出し命令に基
づいて書き込み又は読み出しアドレスを発生するアドレ
ス発生回路と、内部の情報量に応じて書き込み又は読み
出し禁止信号を出力する書き込み又は読み出し禁止信号
発生回路とを内蔵することを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293765A JPS63146291A (ja) | 1986-12-10 | 1986-12-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293765A JPS63146291A (ja) | 1986-12-10 | 1986-12-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63146291A true JPS63146291A (ja) | 1988-06-18 |
Family
ID=17798924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293765A Pending JPS63146291A (ja) | 1986-12-10 | 1986-12-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63146291A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417187A (ja) * | 1990-05-09 | 1992-01-21 | Nippon Telegr & Teleph Corp <Ntt> | Ｆｉｆｏ回路 |
-
1986
- 1986-12-10 JP JP61293765A patent/JPS63146291A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417187A (ja) * | 1990-05-09 | 1992-01-21 | Nippon Telegr & Teleph Corp <Ntt> | Ｆｉｆｏ回路 |
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