JPS63140537A - 半導体層のエツチング方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はエピタキシャル層又は多結晶層を加工して半
導体素子を製造する工程中において行なわれるこれら層
のエツチング方法に関するもので、特に、これら層をこ
れら層表面から特定の位置まで正確にエツチングするこ
とが出来る半導体層のエツチング方法に関するものであ
る。

（従来の技術） 基板上側にエピタキシャル層（以下、エビ層と略称する
こともある）又は多結晶層を形成し、これら層を加工し
て半導体素子を製造することが従来から行なわれている
。そして、これら層の加工工程中では一般に、これら層
をエツチングする工程が必須である。又、半導体素子の
性能や製造歩留りを向上させるためには、多結晶層又は
エビ層を希望の厚さで希望の精度でエツチングすること
が必要とされる。これがため、このエツチング技術は非
常に重要な技術と云える。

エツチングによって例えばエビ層を除去する従来の方法
としては、例えば以下のようなものがあった。

あるエビ層に対するエツチング速度が予め既知のエツチ
ング液を用い、このエビ層をエツチングする。このとき
のエツチング時間を管理してエツチング深さを制御して
いた。このエツチング後のエツチング深さは、表面段差
測定器を用いて測定していた。

（発明が解決しようとする問題点） しかしながら、従来のエツチング方法では、以下に説明
するような問題点があった。

■・・・表面段差測定器が被測定物に針等を接触させて
段差測定を行なう接触方式のものである場合、被測定物
であるエツチング済み半導体基板等が破損したり汚染さ
れるという問題点があった。

■・・・この測定器によってエツチング深さを正確に測
定するためには、段差によって構成されるパターンを少
なくとも数１０μｍ程度の大きさで被測定物上に形成し
なければならないという問題点があった。従って、エツ
チング深さをモニタするため、専用パターンを半導体素
子形成用下地に設けるとすると、このモニタパターンの
占める面積分だけ半導体素子の集−積度が低下すること
にもなる。

■・・・例えばエビ層が多層に形成されている場合であ
って、これら層の中の特定のエビ層表面を露出させたい
場合を考える。所定時間のエツチングを行なって特定の
エビ層を露出させたつもりでも、エビ層の成長時に何等
かの外乱が生じていてその成長層厚に大きな誤差があっ
た場合は、特定エビ層でない層が露出される。段差測定
器では、エツチングされた深さの測定を行なうことは可
能であるが、この特定の層が露出されたか否かを判定す
ることは出来ないという問題点があった。

この発明の目的は、上述した問題点を解決し、多結晶層
又はエピタキシャル層等の半導体層をこの層表面から特
定の位置まで正確にエツチングすることが出来るエツチ
ング方法を提供することにある。

（問題点を解決するための手段） この目的の達成を図るため、この発明の半導体層のエツ
チング方法によれば、エツチングにより露出させるため
の下地面上に島状に耐エツチング層を形成する工程と、 この耐エツチング層を含む前述の下地面上にエピタキシ
ャル層及び多結晶層のいずれか一方又は双方から成る半
導体層を形成する工程と、この半導体層表面から前述の
耐エツチング層が露出するまでエツチングを行なう工程
とを含むことを特徴とする。

（作用） この発明のエツチング方法によれば、島状の耐エツチン
グ層が露出された時に、エツチングを終了すると、この
島状の耐エツチング層が形成されている以外のエツチン
グ個所では下地表面が露出される。

従って、下地上に複数のエビ層が積層形成された場合で
あっても、この耐エツチング層が露出される時までエツ
チングを行なえば下地表面が露出される。さらに、この
下地を複数のエビ層が積層されたものの中のあるエビ層
とすれば、特定のエビ層表面を正確に露出させることが
出来る。

（実施例） 以下、図面を参照して、この発明の半導体層のエツチン
グ方法の一実施例につき説明する。尚、この説明に用い
る各図はこの発明が理解できる程度に概略的に示しであ
るにすぎず、各構成成分の寸法、形状及び配置関係は図
示例に限定されるものではない。又、各図において同一
の構成成分については同一の符号を付して示しである。

尚、この発明は半導体素子の製造工程に含まれる、エピ
タキシャル層（エビ層と略称することもある。）又は多
結晶層をエツチングする方法についてなされたものであ
る。以下の実施例は、このエツチング方法に関連する工
程をモデル的に主に説明したものであるが、エビ層等の
エツチングを必要とする種々の半導体素子の製造にこの
エツチング方法を応用することが出来ることは理解され
たい。

尚、以下の実施例においては、半導体素子を製造するた
めのエビ層をＧａＡｓとし、このエビ層のエツチング時
にはエツチングされない耐エツチング層の構成材料をＣ
ａＦ２とした例で説明する。

第１図（Ａ）〜（Ｆ）は、エビ層のエツチング工程に関
連する工程ついて主に示す製造工程図である。尚、これ
ら図は製造進度に応じ変化する半導体素子を概略的に示
す断面図である。

先ず、例えばＭＢＥ法（分子線エピタキシャル成長法）
又はＭＯＣＶＤ法（有機金属気相成長法）等の好適な方
法を用い、ＧａＡｓ基板Ｉｌ上りＧａＡｓエピ層１３全
１３させる。この実施例の場合、ＧａＡａ基板１１とＧ
ａＡｓエビ層１３層表３地を構成することになり、この
ＧａＡｓエピ層１３層面３表面１３ａチングにより露出
させるための下地面ということになる（第１図（Ａ）参
照）。

次に、このＧａＡｓエビ層１３層表３上に、例えばＭＢ
Ｅ法等の好適な方法を用い、ＣａＦ２　　（弗化カルシ
ウム）層１５を例えば約１０００人の層厚に成長させる
（第１図（Ｂ）参照）。

次に１例えばＡＺ、ｆ−レジストをこのＣａＦ２層１５
上に例えば１×５μｍ程度に矩形状に残存させてマスク
を形成しく図示せず）、その後、塩酸系エッチャントを
用いマスクから露出しているＣａＦ２層部分を除去する
。次に、マスクとして用いたレジストを好適な有機溶媒
等を用いて除去して、ＣａＦｚ層から成りエビ層エツチ
ングにおいては耐性を示す島状の耐エツチング層１５ａ
を得る（第１図（Ｃ）参照）。

次に、ＭＢＥ法又はＭＯＣＶＤ法を用い、島状の耐エツ
チング層１５ａを含むＧａＡｓエビ層１３上にざらにＧ
ａＡｓエビ層１７（第二エピ層１７と称することもある
）を成長させる（第１図（Ｄ）参照）。

続いて、エビ層のエツチングを行なう際のマスクを形成
する。このマスクは例えばＡＺ系レジストを用いて形成
する。第二二ビ層１７１ｚにレジスト層を形成し、その
後露光現像等の所定の処理を行なって、第二エビ層Ｉ７
の例えば島状の耐エツチング層１５ａが形成された下地
に対応する領域表面と、半導体素子形成のため除去した
い領域表面とを露出するマスクを得る。第１図（Ｅ）は
、このマスクを説明するため、第１図（Ｄ）の島状の耐
エツチング層１５ａの周辺部分をさらに広い領域で示し
た断面図である。島状の耐エツチング層１５ａ上側と、
半導体素子形成のため必要な領域１９上とで、第二エビ
層１７の一部をそれぞれ露出するマスク２１が形成され
ていることが分かる。尚、島状の耐エツチング層１５ａ
上に設ける第二エビ層露出用窓２１ａの大きさは設計に
応じ変更することが可能であるが、この実施例の場合は
、ＣａＦ２層上の第二二ビ層１７部分が除去された時点
でＣａＦ２層を例えば顕微鏡等で見ることが出来るよう
な大きにしである。

次に、例えばアンモニア−過酸化水素系のエツチング液
を用いて窓２１から露出している第二エビ層１７に対し
てエツチングを行なう。このエツチングを何度かに分け
て行なうのが好適である。そして、各エツチング後播に
顕微鏡を用いて窓２１ａ内の第二エピ層１７のエツチン
グ進度を観察し、島状の耐エツチング層１５ａが露出し
たら第二エピ層１７に対するエツチングを停止する。こ
のＣａＦ、が露出すると同時にエツチングを終了するの
が好適であり、このため、何度かに分けて行なうエツチ
ングの一回毎のエツチング深さを適当な深さにしてエツ
チング誤差を少くするのが好適である。しかしながら、
ＣａＦ２がどの程度露出されたらエツチングを停止する
かということについては、このエツチング方法でモニタ
して製造しようとする半導体素子の種類等に応じ決定す
るのが好適である。

エツチングが終了した後、好適な有機溶媒を用いレジス
トマスク２１を、又、塩酸系エッチャントを用いてＣａ
Ｆ２の島状耐エツチング層１５ａをそれぞれ除去する。

上述のような処理を行なうことによって、　ＣａＦ２の
島状耐エツチング層の除去跡と、半導体素子形成のため
必要とされた領域部分とで、この場合の下地面であるＧ
ａＡｓエビ層１３層表３をそれぞれ露出させることが出
来る（第１図（Ｆ）参照）。

尚、この発明は上述の実施例に限定されるものでないこ
と明らかである。

例えば、露出させたい下地上に形成するエビ層は単層に
限られるものではなく複数のエビ層を積層させたもので
も良い。さらに、この下地上に形成する層を昨層又は複
数層の多結晶層とした場合であっても、又はエビ層及び
多結晶層を混在させて積層させた場合であっても実施例
同様にエツチング深さの制御を行なうことが出来る。

又、実施例においては、エツチングにより露出させるた
めの下地面を、ＧａＡｓ基板上に成長させたＧａＡｓエ
ビ層表面とした例で説明した。しかし、この発明で云う
下地面とは、ＧａＡｓ基板面でありても、さらには、複
数のエビ層を積層させた積層体中のある特定のエビ層表
面であっても良い。このような場合には、基板面或いは
特定エビ層表面を精度良く露出させることが出来る。

又、下地をＧａＡ、ｓ以外の他の半導体基板やこの半導
体基板と同じ材料のエビ層とした場合であっても、実施
例と同様な効果を得ることが出来る。

又、実施例に３いては耐エツチング層をＣａＦ２のエビ
層を以って構成した例で説明した。しかし、この耐エツ
チング層を、例えば５ｉｎ２、Ｓ　ｉ　Ｎｘ又はタング
ステン、或いはこの層上に形成される半導体層の成長温
度に対して耐熱性を有する弗化物等の７Ｉｔ膜を以って
構成することも出来る。ただし、これら薄膜を使用する
場合には、エビ層等の種類を考慮し、その薄膜領域上と
下地領域とに亘り形成されるエビ層の各領域上の部分の
エツチング速度を著しく異ならせてしまうようなことの
ない薄膜を選択して使用することが必要である。

尚、上述の実施例では、下地面を一つの面とし、この下
地面上に耐エツチング層を形成し、さらに、この耐エツ
チング層上に単層のエビ層を形成した例でエツチング方
法の説明を行なった。しかし、半導体素子製造のための
エビ層が例えば複数のエビ層からなる積層体の場合にお
いて、この中のある特定のエビ層表面を第一下地面、別
のある特定のエビ層表面を第二下地面というように複数
の特定下地面を決め、これら下地面毎にその面上に耐エ
ツチング層を積層体形成時に形成しておく。そして、実
施例と同様にしである特定下地面を先ず露出させ、半導
体素子製造の加工を行なう。続いて、次の特定下地面を
露出させ、この下地面に即した加工を行なう。このよう
な方法によれば、積層方向に複数の加工を行なうような
場合でも加工すべき下地面を正確に露出させることが出
来る。

尚、このように複数の下地面を順次に露出させるような
場合は、耐エツチング層の平面形状を互いに異なる形状
にしておくのが好適である。このようにしておけば、顕
微鏡等を用いて観察を行なう場合に下地面の識別を容易
に行なうことが出来る。

（発明の効果） 上述した説明からも明らかなように、この発明の半導体
層のエツチング方法によれば、露出させたい下地面上に
耐エツチング層を形成し、この耐エツチング層を含む下
地上に形成したエビ層のエツチング中において、この耐
エツチング層が露出するか否かを観察することによって
、エツチング深さを知ることが出来る。

従って、エビ層のエツチングの積度を著しく改善するこ
とが出来ると共に、露出させたい下地面が露出されたか
否かを正確に容易に知ることが出来る。すなわち、エビ
層表面から特定の位置まで正確にエツチングすることが
出来る。又、従来のように接触方式でエツチング深さを
測定することがないから、基板や下地等を破損したり汚
染することがない。このため、このエツチング方法を用
いて製造された半導体素子の性能と、その製造歩留りと
を著しく改善することが出来る。

又、耐エツチング層用材料を半導体素子形成のための基
板やエビ層の種類に応じて選択することによって、この
エツチング方法を種々の半導体基板やエビ層を用いる半
導体素子の製造に応用することが出来る。

【図面の簡単な説明】

第１図（Ａ）〜（Ｆ）は、この発明の半導体層のエツチ
ング方法を示す工程図である。 ｌ】・・・Ｇ　ａ　Ａ　ｓ基板 １３−Ｇ　ａ　Ａ　ｓエピタキシャル層＋３ａ＝露出さ
せたい下地面 】５・・・耐エツチング層形成用薄膜（ＣａＦ２）１５
ａ・・・島状の耐エツチング層 １７・・・Ｇ　ａ　Ａ　ｓエピタキシャル層（第二エピ
層）１９・・・半導体素子形成のため必要な領域２１−
・・エビ層エツチング時のマスク２１ａ＝工ビ層露出用
窓。 特許出願人　　　沖電気工業株式会社 ｌｌ：θａＡ５基級 ／Ｊ：　ＧａＡＳ　二ｅ’タキシャル１Ｄａ　　下１色
面 工・ンチングカ濾と示す工Ｉ呈図 第１図 １５（１島状の耐エツチング１ １７・ＧａＡｓエヒ０り千シ〒ル屑（第二エヒ’Ａ）工
・ンチング方ヅムと示す工程図 第１図 ／ｆ・キ騰伜８：子升シ成の１こめψ妄戸９１氏２Ｉ：
エピ屡エツチング時のマスク ２１ａ：エピＡ番工用ε。 エツチンフ゛７倣乞示可工程図 第１図

Claims (1)

【特許請求の範囲】
1. （１）エッチングにより露出させるための下地面上に島
   状に耐エッチング層を形成する工程と、該耐エッチング
   層を含む前記下地面上にエピタキシャル層及び多結晶層
   のいずれか一方又は双方から成る半導体層を形成する工
   程と、 該半導体層表面から前記耐エッチング層が露出するまで
   エッチングを行なう工程と を含むことを特徴とする半導体層のエッチング方法。