JPS63133724A - 入力信号を伝送又は記憶するシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、入力端に設けられ、第１サンプリング速度で
順次発生する信号サンプル列の形態でシステム入力側に
供給される入力信号を受信し、前記第１サンプリング速
度で変調器出力側から量子化された誤差信号サンプルを
発生する差分パルス符号変調器と、出力端に接続され前
記第１サンプリング速度で発生する信号列の形態の量子
化された誤差信号サンプルを復調器入力側で受信して再
現された信号サンプルを発生し、これをシステム出力側
に発生する差分パルス符号復調器とを具える入力信号を
伝送し、且つ記憶するシステムに関するものである。

一般に、この種システムは既知であり、且つ再現された
信号を著しく大きく歪ませることなく最小可能な数のビ
ットで表わすために用いられる。

この種システムの差分パルス符号変調器は例えば”ＩＥ
ＥＥトランザクションズオンコオフニケーションズ゛第
ｃｏａ＋　−３０巻、第５号、　１９８２年５月。

第１１７４〜１１８４頁から既知であり、その原理的な
構成を第１図に示す、図面に示すように、入力信号サン
プルｓ　（ｎ）を入力端子１にクロック速度１／Ｌで順
次供給し、ここにｎはサンプル列内の任意点の時間を示
す。差分段２では各入力信号サンプルｓ　（ｎ）から内
部に発生した予測信号サンプルＳ“（ｎ）を差引き、各
入力信号サンプルをライン９を経て供給すると共に差分
段２の出力端子３に誤差信号を発生する。このサンプル
を量子化器４に供給してサンプルｅ　（ｎ）を量子化す
ると共に符号化し、かくして量子化且つ符号化されたサ
ンプルを出力端子５に供給する。量子化されたサンプル
ｅ’　（ｎ）を第１加算器６の第１入力端子に供給し、
その第２入力端子にライン９を経て予測信号サンプルＳ
″（ｎ）を受けてその出力ライン７に再現された信号サ
ンプルｓ　’　（ｎ　−ｍ）を発生し、これをプレディ
クタ８に供給する。このプレディクタ８は乗算器及び遅
延装置を用いて多数の以前に重み付けされた再現信号サ
ンプルＳ″（ｎ　−ｍ）の和を順次発生し、かくして形
成、した各相サンプルによってライン９から供給された
予測信号サンプルｓ’、　（ｎ）を表わす。誤差信号サ
ンプルｅのサンプル値の範囲は入力サンプルｓ　（ｎ）
の相関の程度に依存して著しく減少され、且つ量子化及
び符号化により情報量を更に減少され、従って全ての信
号を２進表記する場合には出力ライン５の量子化された
誤差信号サンプルｅ′は入力端子１の入力信号サンプル
Ｓよりもほぼ数ビット少なくなる。加算器６を用いて量
子化された誤差信号サンプルｅ′を処理して再現された
信号Ｓ′を構成するため、量子化誤差を常時考慮して量
子化された誤差信号ｅ′に量子化誤差が累積されないよ
うにする。

第１図に示すように、差分段２における減算、量子化器
４における量子化された誤差信号サンプルｅ′の形成、
加算器６における加算及び特にプレディクタ８における
重み付き和の形成は、１サンプリング期間内での時間的
な臨界ループで行って入力信号サンプルｓ　（ｎ）の供
給後で次の入力信号サンプルｓ　（ｎ　＋　１）が到来
する瞬時に関連する予測信号サンプルｓ−（ｎ＋１）が
得られるようにする必要がある。かくして、これら素子
によって時間的な臨界ループを構成する。例えばテレビ
ジョン画像信号の場合のように入力信号サンプルのサン
プリング周波数が高い場合には時間的な臨界ループ内で
この処理段のシーケンスに対し極めて短時間のみが有効
となるため、各信号処理段を実行するために高価で且つ
大エネルギーを必要とする高速素子を用いる必要がある
。

上述した文献の第３図には２個のプレディクタを用いる
差分パルス符号変調器の変形例が示されている。しかし
、この変形例はかかる配置の安定性を検査するためにの
み用いられ、サンプリング時間間隔内に必要とされる処
理段の数を減少するものではない。

ドイツ国公開特許第３４１７１３９号には従来の状態と
比較し、時間的な臨界ループの加算器を１個減少して、
高処理速度を達成する差分パルス符号変調器が記載され
ている。しかし、この加算器は並列プレディクタ内にお
ける予測信号の加算中のみ経済的となるが、この場合に
も時間的な臨界ループは差分段、量子化器、加算器及び
プレディクタ（予測器）の４個の素子を具えている。

又、ヨーロッパ特許側１７６８２１号には時間的な臨界
ループ内の処理段の数をも減少した差分パルス符号変調
器が記載されている。この目的のため、差分段はレジス
タにより分離された２つの個別の差分段に分割する。量
子化器の直前に接続された差分段はその減算入力端子に
再現された信号の代わりに係数が乗算された誤差信号サ
ンプルを受けるため、時間的な臨界ループは加算器を１
個省略することができる。しかし、これは、２の負の整
数乗で表わされる係数を乗算を行うことによって最後の
予測信号サンプルからのみ各予測信号サンプルを形成す
ると云う前提に基づくものである。かかる配置を他の場
合、特に複数の前の誤差信号サンプル及び再現された信
号サンプルから各予測サンプルを形成することに適用す
ることは上記ヨーロッパ特許側の明細書から推測し得る
ものではない。

本発明の目的は変調器及び復調器の双方において入力信
号サンプルの時間間隔内で所望の処理段の減少を行い得
、且つこの処理段を簡単な素子で実施し、且つ復調器の
構成をも簡単化し得るようにした上述した種類の入力信
号を伝送又は記憶するシステムを提供せんとするにある
。

本発明は、入力端に設けられ、第１サンプリング速度で
順次発生する信号サンプル列の形態でシステム入力側に
供給される入力信号を受信し、前記第１サンプリング速
度で変調器出力側から量子化された誤差信号サンプルを
発生する差分パルス符号変調器と、出力端に接続され前
記第１サンプリング速度で発生する信号列の形態の量子
化された誤差信号サンプルを復調器入力側で受信して再
現された信号サンプルを発生し、これをシステム出力側
に発生する差分パルス符号復調器とを具える入力信号を
伝送し、且つ記憶するシステムにおいて、前記変調器は
、第１入力端子に入力信号サンプルｓ　（ｎ）を第１サ
ンプリング速度で受信する差分段と、内部的に発生した
誤差信号サンプル（ｅ（ｎ））を第１サンプリング速度
で受信すると共に量子化された誤差サンプル（ｅ’　（
ｎ））を発生する量子化器と、プレ−プレディクタと、
サブ−プレディクタと、前記差分段及び量子化器に結合
されたポスト−プレディクタと具え、前記プレ−プレデ
ィクタによって第１サンプリング速度で、入力信号サン
プル（ｓ（ｎ−１）、−−−−ｓ（ｎ−Ｌ））の第１数
（Ｌ）を係数（ａ１、−一〜ａｔ１）の関連する第１数
（Ｌ）で直接乗算された第１の副信号サンプルＣｓ−ｖ
（ｍ））を発生し、前記サブ−プレディクタによって再
現された信号サンプル（ｓ’　（ｎ　７ｋ）、−−−−
ｓ（ｎ−Ｍ））の第２数（Ｍ−に＋１）を係数（ａＫ−
−−ａＭ）の関連する第２数（Ｍ−に、＋１）で乗算さ
れた第２の副信号サンプル（ｓ″Ｔ（ｎ））を発生し、
且つ他の加算器及び１サンプル期間の遅延時間を有する
遅延段の交互の前記第１数（Ｌ）に相当する数の列配列
を構成するポスト−プレディクタでは、他の加算器の第
１加算器によって入力信号サンプル（ｓ（れ））と少な
くとも第２副信号サンプル（ａ″Ｔ（ｎ））が第１の遅
延回路によりシフトされた２つの副信号サンプル（ｓ″
ｖ（ｎ）。

Ｓ″ｙ（ｎ））の和との差分を受信し；直列配置の他の
加算器の全部によって遅延段に接続されていない入力側
に誤差信号サンプル（ｅ（ｎ））により直接制御された
トランスレータからの出力信号を受信し；直列配置の最
後の遅延段によって誤差信号（ｅ　（ｎ）　）を発生し
；又、変調器は、第１の加算器を具え、この加算器は、
その第１入力端子に他の段の誤差信号サンプル（ｅ　（
ｎ）　）から形成された量子化誤差信号サンプル（ｇ（
ｎ））をサンプリング速度で主審すると共に第２入力端
子にサンプリング周期の第１数（Ｌ）に相当する遅延時
間を有する第２遅延回路を経て誤差信号サンプル（ｅ（
ｎ））に一時的に一致する入力信号サンプル（ｓ　（ｎ
）　）を受信して再現された信号サンプル（ｓ’　（ｎ
））を発生し、更に前記復調器は変調器に従って関連す
る第１遅延回路を有する少なくとも１個のサブ−プレデ
ィクタを１個のポスト−プレディクタとを具え、このポ
スト−プレディクタは少なくともサブ−プレディクタの
出力信号サンプル及び復調器入力端子における量子化さ
れた誤差信号サンプル（ｅ’　（ｎ））から取出した信
号サンプルの和信号サンプルを受信し、サブ−プレディ
クタはポスト−プレディクタの出力端子から取出した信
号サンプルを受信し、これにより再現された信号サンプ
ル（ｓ’　（ｎ））をポスト−プレディクタの出力信号
サンプルから取出し得るようにしたことを特徴とする。

本発明によれば、ポスト−プレディクタのトランスレー
タ及び加算器のみが第１の数の各係数に対し変調器およ
び復調器の時間的に臨界的なループ内にのみ設けられ、
サンプリング期間内にトランスレータを通る伝送時間お
よびこれにより供給される信号サンプルの加算のみが必
要となるようにする。他のすべての信号処理は、特に係
数の乗算に対し任意の時間量が得られる段階で行うこと
ができる。このことは特にプレ−プレディクタに対し言
えることであるが、例えば画像データを記憶或いは伝送
する場合にしばしばそうであるように時間間隔が大きい
場合にはサブ−プレディクタに対しても言えることであ
る。時間間隔がない場合には、サブ−プレディクタを省
略することもできる。本発明によるプレディクタおよび
素子配列の細分割の為に、差分段はもはや完全な予測信
号サンプルを直接受けず、副信号サンプルのみを受ける
。トランスレータは並列乗算器を以って構成するか、或
いは係数は固定であるために単に１個以上の並列読取専
用メモリを以って構成することもできる。量子化された
誤差信号はもはやプレディクタに対し用いられない為、
量子化器はこの信号を直接符号化形態で生ぜしめること
ができる。

２つの副信号サンプルの和やその入力信号との差は原理
的に対応して構成した１つの回路段で形成することがで
きる。本発明の実施例によれば、２つの副信号サンプル
の和及び入力信号サンプルとの差を形成するために、少
なくとも変調器は、各々が遅延時間サンプリング期間の
遅延段を夫々後段に有し、関連する中間結果又は最終結
果を発生する加算器及び差分段を具え、且つ信号遅延を
これら遅延段並びに第１及び第２遅延回路の遅延期間に
、より行うようにすることにより一層簡単な解決策が得
られる。本例によれば、サブ−プレディクタおよびポス
ト−プレディクタの前で且つ充分長い時間間隔がある場
合に、いかなる困難性もなくサブ−プレディクタ内の信
号処理時間を増大させることもできる。このことは装置
全体を通る信号の伝送時間が増大することによってのみ
明らかとなるも、このことはそれ程重要なことではなく
、各々に対し全サンプリング期間が得られるそれぞれ２
つの信号の加算或いは減算に対し簡単な標準段を用いる
ことができる。

プレ−プレディクタおよびサブ−プレディクタにおける
乗算は例えば読取専用メモリの形態のトランスレータに
より行うこともできる。しかし読取専用メモリは特に信
号サンプル範囲が大きい場合に高価となる。従って本発
明の他の実施例によれば、プレ−プレディクタは少なく
とも他の加算器及び遅延段の交互の組より成る他の直列
配置を具え、他の加算器は直列配置に対しては用いられ
ない他の入力端子で前記プレ−プレディクタに供給され
た信号サンプルを特に乗算器を経て受信し、これら乗算
器によって信号サンプルに順次のシフトされた加算によ
り係数を乗算し、総合の遅延が各乗算器で等しくなるよ
うにし、前記差分段は遅延時間が各乗算器の総合遅延に
相当する第３の遅延回路を経て入力信号サンプルを受信
することにより、廉価な解決策を得る。第３遅延回路を
用いることにより、プレ−プレディクタにおける信号遅
延時間を比較的長くすることができる為、順次の加算の
形態の係数の乗算を比較的動作の遅い素子によって行う
ことができる。

本発明の更に他の実施例によれば、サブ−プレディクタ
はプレ−プレディクタに従って構成し、サブ−プレディ
クタに直列に配置された第１の遅延回路の遅延時間をサ
ブ−プレディクタの総合遅延又は乗算器に等しい大きさ
だけ短くなるように選定するようにする。このようにす
ることにより、サブ−プレディクタを通る信号伝送時間
が第１遅延回路で考慮される為、サブ−プレディクタを
も比較的動作の遅い素子を以って構成することができる
。後に詳細に説明するように、サブ−プレディクタを通
る信号伝送時間のみを、２つの副信号サンプルの各々を
形成する信号サンプル間の時間間隔よりも短くする必要
があるだけであるが、このことは殆どすべての適用分野
において成立つことである。

特にこの時間間隔が比較的長い場合には、プレ−プレデ
ィクタの他の加算器の第１入力端子はサブ−プレディク
タの出力側からの第２の副信号サンプルを受信し、第１
遅延回路の遅延時間はプレ−プレディクタの他の直列配
置の遅延段の数↓二等しい大きさだけ更に短くなるよう
に選定するようにした本発明の更に他の実施例において
、遅延回路中の遅延段を省略することもできる。この実
施例は、複数の信号を加算する順序が問題とならないと
いう事実を用いている。

第１加算器の第１入力端子に必要とする量子化誤差信号
サンプルは種々の方法で、例えば誤差信号サンプリング
によりトランスレータを制御することにより或いは、必
要とする信号処理速度を減少させる為に追加の遅延段を
後続させることもできる差分段により発生せしめること
ができ、上記の追加の遅延段の遅延時間は他の段で考慮
することができる。これらの量子化誤差信号サンプルの
形成にいかなる複雑な素子をも殆ど必要としない本発明
による更に他の極めて簡単な実施例では、各サンプリン
グ期間で第１加算器の第１入力端子はポスト−プレディ
クタのトランスレータからの係数で乗算された量子化誤
差信号サンプルを受信し、第１加算器の第２入力端子は
プレ−プレディクタの関連する乗算器からの同一係数で
乗算された入力信号サンプルを受信し、サブ−プレディ
クタによって、第１加算器の信号サンプルに含まれる係
数で除算された係数の第２の数により乗算を行うように
する。入力信号と誤差信号との双方には同じ係数を乗じ
る必要がある為、第１加算器に対しては既に存在する信
号を用いることができる。

予測信号を生ぜしめる場合には、入力信号の所定の相関
から得られる所定の係数列を用いる。しかし、最適な係
数列、従って最小の誤差信号を生ぜしめる係数列は個々
の入力信号サンプルの実際の列にも依存し、誤差信号の
個数を減少せしめる為に、種々の係数列により複数の予
測信号を生じる複数のプレディクタを用い、処理すべき
入力信号サンプルに依存してこれら予測信号を種々に重
み付けし、これら重み付けされた予測信号を加算して差
分段および第１加算器に供給される全予測信号を得るこ
とが知られている。この原理は本発明においても用いる
ことができる。従って適応予測を用いた本発明による差
分パルス符号変調器では、適応予測を用いて複数の個別
の差分パルス符号変調器を設け、その第１直列配置の出
力信号を、和が１の個別の重み係数で乗算を行う乗算器
を経て加算装置に供給し、その出力信号により表わす適
応予測誤差信号を共通の量子化器に供給すると共に各個
別の差分パルス符号変調器のトランスレータに供給する
ようにする。本発明による差分パルス符号変調器におけ
る量子化器はループ外に位置する為、個々の差分パルス
符号変調器によって生ぜしめられる誤差信号に対し重み
付加算が用いられ、全誤差信号は帰還される。乗算器に
対する重みは既知のようにして生せしめることができる
。

これらの重みは、これらが値零或いは１のみをとるよう
に、すなわち個々の差分パルス符号変調器の１つのみの
誤差信号が選択され他の差分パルス符号変調器の誤差信
号が無視されるように生ぜしめることができ、この場合
乗算器および加算装置の代わりに適応制御されるマルチ
プレクサを用いることが必要である。このようにするこ
とにより構造が簡単で動作が速い変調器が得られる。そ
の理由は、乗算器および加算装置は時間的に臨界的なル
ープ内に位置している為である。

入力信号列の特性を考慮する他の方法は、量子化特性を
適応的に調整することである。この目的の為に本発明の
更に他の実施例ではトランスレータを切換自在として量
子化器の量子化特性及び積の形成を行うようにする。誤
差信号サンプルから量子化誤差サンプルへの変換は完全
にこれらトランスレータにおいて行われるものであり、
この変換を量子化特性に適合するように変える必要があ
る為に、これらトランスレータを切換える必要がある。

この手段は前述した適応予測と一緒に用いることもでき
る。

本発明は上述したシステムに用いる変調器自体にも関す
るものであり、更には復調器にも関するものである。量
子化された誤差信号は通常、変調に用いたプレディクタ
に類似するプレディクタをも用いることにより復調され
る。その理由は、再現信号がプレディクタの入力端子、
すなわち第１加算器の出力端子における変調器内で生ぜ
しめられる為である。従って、復調器は、所定の接続線
のみを遮断した、すなわち変調器の入力端子と、プレ−
プレディクタおよび加算器の入力端子が差動段の減算入
力端子との間の接続線を遮断した１個の変調器を以って
構成することができる。従って、前記の接続線やトラン
スレータの内容をわずかに変えるだけで変調器としても
、また復調器としても用いうる同型回路を形成でき、こ
のことは特にこれらを集積回路の形態で実現する場合に
有利となる。

以下図面につき説明する。

本発明によるシステムは本質的に差分パルス符号変調器
と差分パルス符号復調器とを以って構成しており、これ
らの間には伝送路或いはメモリを既知のように配置する
。伝送路或いはメモリの構造は本発明にとって重要では
ない為、その詳細な説明は省略する。更に、変調器およ
び復調器は同様な構造をしている為、最初に本発明によ
る変調器のみを詳細に説明する。

第１図は明細書前文で説明した既知の差分パルス符号変
調器の回路図を示す。この第１図に示すように、個々の
信号サンプルに対し次式が満足される。

ｅ（ｎ）＝　５（ｎ）　　　ｓ−（ｎ）。

Ｓ″（ｎ）　　＝　５（ｎ）　−ｅ（ｎ）　　　　　　
　　　（１）ｓ’　（ｎ）　　＝　ｓ″（ｎ）＋ｅ’　
　（ｎ）　　　　　　（２）これら２つの式を合成する
ことにより次式が得られる。

ｓ’　（ｎ）　　＝　５（ｎ）−ｅ（ｎ）十ｅ’　（ｎ
）　　　　（３）量子化器４において誤差信号サンプル
ｅ　（ｎ）を量子化することにより、次式の量子化誤差
信号サンプルが得られる。

ｑ（ｎ）＝ｅ’　（ｎ）　　ｅ（ｎ）　　　　　　　（
４）量子化した誤差信号サンプルｅ’　（ｎ）は誤差信
号サンプルｅ（ｎ）の−価関数である為、量子化誤差信
号サンプルｑ　（ｎ）も誤差信号サンプルｅ　（ｎ）の
−価関数である。

２つの式（３）および（４）を合成することにより次式
が得られる。

ｓ’　（ｎ）　＝　５（ｎ）　＋ｑ（ｎ）　　　　　　
　（５）また式（４）から次式（６）が得られる。

ｅ’　（ｎ）　＝　ｅ（ｎ）　＋ｑ（ｎ）　　　　　　
　（６）これらの式（５）および（６）は再現した信号
Ｓ′に量子化された誤差信号ｅ′と同じ量子化誤差ｑが
生しるということを表している。

リニアプレディクタでは予測信号サンプルｓ’　（ｎ）
が次式に応じて形成される。

間 誤差信号サンプルを見出す為に、弐（１）による結果を 間 とする。

従って、各信号サンプルに対応する係数ａカを乗じ、こ
れらの積すべてを加算することにより、各予測信号サン
プルｓ”　（ｎ）が所定の個数の前の再現信号サンプル
ｓ　’　（ｎ−ｍ）から形成される。出発点は、入力信
号サンプルｓ　（ｎ）が時間に対し直線的に、すなわち
サンプリング周波数で到来するということである。入力
信号サンプルｓ　（ｎ）が最初二次元的或いは多次元的
な形態で存在するものとすると、これら入力信号サンプ
ルはほぼ常に一次元の列に変換せしめることができる。

例えば、記憶或いは伝送の為の二次元画像の画素を差分
パルス符号変調する場合におけるこれら一次元列に対し
ては、少なくとも多数の順次の前の再現信号サンプルに
対する係数は値零を有する。

その理由は、瞬時的に考慮する入力信号サンプルと関連
の入力信号サンプルとの相関があまりにも少ない為であ
る。予測信号サンプルを形成する為に実際に考慮される
信号サンプル間に複数の時間間隔があり、これら時間間
隔のうちの第１の時間間隔のみが実質的に考慮され、後
の信号サンプルおよび係数がコヒーレント列として考慮
される場合には、以下のことをも考慮する。特に、以下
の場合の係数を零とする。

Ｌ＋１≦ｉ≦に−１の場合　ａｔ　＝Ｏ（９）従って、
サンプルＬおよびに間に時間間隔がある。すなわち、こ
れら時間間隔中に存在する入力信号サンプルおよび再現
信号サンプルは予測信号サンプルＳ″（ｎ）を形成する
のに考慮されず、従って、考慮した信号サンプルおよび
係数が２群に分割される。

式（８）では、これら２群に対する加算が次式００）の
ように別々に書かれる。

第２の副加算は早期に存在する再現信号サンプルから形
成され、この第２の副加算に対しては充分な時間が得ら
れる。その理由は時間間隔の持続時間がＴ＝に−Ｌ−１
である為である。第１の副加算のみが時間的に臨界的で
ある。その理由は、第１図によれば、関連の予測信号サ
ンプルがプレディクタにより生ぜしめられるまで再現信
号サンプルを見出しえない為である。

従って、この第１の副加算を式（５）に応じて分割し、
誤差信号サンプルに対し次式を得る。

Ｕυ 後に説明するように実現するのに重要な正負符号反転を
行った、より簡単な形態では、−ｅ（ｎ）＝　ｓ’　ｖ
（ｎ）＋ｓ＃５（ｎ）＋ｓ’　ｙ（ｎ）−ｓ（ｎ）　　
　αのが得られる。ここに、 １゜ である。

従って、各予測信号サンプルは３つの副加算すなわち副
信号サンプルに分割され、第１の副信号サンプルｓ’　
ｖ　（ｎ）は早期の入力信号サンプルから直接決定され
る為、この目的の為に可成りの量の任意の時間が得られ
る。この目的の為の長い計算時間は長い一定の信号伝送
時間がある場合にのみ得られる。第２の副信号サンプル
ｓ’　ｔ（ｎ）として示された第３の副加算は式０ωの
第２の副加算に相当し、この場合も充分に長い時間間隔
を考慮すれば長い処理時間が得られる。中央の副加算ｓ
”　ｓ　（ｎ）は多数の直前の誤差信号サンプルの量子
化誤差信号サンプルの関数であり、量子化誤差信号は前
述したように予測誤差信号の一価関数である。従って、
各種ａ、　ｑ（ｎ−ｍ）を関連の誤差信号サンプルから
直接決定することができる。式（１２＋は第２図に示す
回路によって達成される。この第２図では信号処理期間
による遅延を無視している。

入力端子ｌにおける入力信号サンプルｓ　（ｎ）は差分
段２に、弐〇２１によればその減算入力端子に供給され
、更に各クロック信号で第１の副信号サンプルｓ”　ｖ
　（ｎ）を生ぜしめる目的でプレ−プレディクタとして
示すユニッ目２に且つ第１加算器６の一方の入力端子に
供給される。この第１の加算器６の他方の入力端子は一
点鎖線で示すようにユニット２２内で誤差信号サンプル
ｅ　（ｎ）から形成された量子化誤差信号サンプルｑ（
ｎ）を受ける。このユニット２２は、誤差信号サンプル
ｅ　（ｎ）によってアドレスされるメモリ或いはワイヤ
ードロジック回路より成るトランスレータとすることも
できる。量子化誤差信号サンプルｑ（ｎ）を形成する他
の方法は、減算段２０において誤差信号サンプルｅ　（
ｎ）と量子化された誤差信号サンプルｅ’　（ｎ）との
差を形成する方法である。この減算段２０の後段には、
これに加算段が直ちに続かないようにする為に、クロッ
ク信号周期の遅延段を設けるようにすることもできる。

その理由は、時間間隔Ｔが第２の予測副信号の形成に必
要とする時間よりも長い場合には、加算器６の出力端子
に接続された他の信号路およびこの加算器の他の入力端
子における上述したような遅延を考慮することができる
為である。加算器２０や個別のユニット２２を必要とし
ない解決策を以下に説明する。

再生信号サンプルｓ’　（ｎ）を各クロック信号で供給
する第１の加算器６の出力端子を遅延回路１８と第２サ
ブ信号サンプルＳ″７（ｎ）を供給するサブ−プレディ
クタとして示す回路１４との直列回路に接続する。予測
信号サンプルｓ”　（ｎ）の和Ｓ’　Ｎ（ｎ）の最終項
はポスト−プレディクタとして示すユニット１６によっ
て形成され、このユニットはリード線３を経て供給され
る誤差信号サンプルｅ（ｎ）により直接制御される。和
ｓ’　ｖ（ｎ）　、　　ｓ″Ｔ（ｎ）及びＳ＃Ｎ（ｎ）
の全部で３つの項は加算装置１０にて加算され、これに
より得られる完全な予測信号サンプルｓ’　（ｎ）はリ
ード９を経て差分段、即ち弐Ｇ２）にて表されるように
、加算入力端子に供給されるため、負の誤差信号サンプ
ル−ｅ（ｎ）が発生する。

この誤差信号サンプルの正負符号は量子化器４に反映さ
せることができ、またポスト−プレディクタ１６におけ
る係数の対応する正負符号にも反映させることができる
。従って、ユニット１０〜１８はプレディクタ８′を構
成する。

ユニット１２．１４及び１６は第３ａ図に示すように構
成することができる。入力端子２９を経て供給される信
号は多数の乗算器３０．３２．−−−３８に並列に供給
する。これらの各乗算器では入力端子２９に供給される
信号に、対応する係数ａ　Ｌ　ｌ　ａ　Ｌ　−ｌ　＋　
−−−ａｌを乗する。乗算器３２〜３８の出力端子は加
算器３３〜３７の入力端子に接続し、これら加算器の後
段には遅延段３６〜３９を後続させる。これらの各遅延
段は各クロック信号でその入力端子に現れる信号サンプ
ルを引継いで、各遅延段が１クロック信号期間だけ信号
サンプルを遅延させるように上記信号サンプルをつぎの
信号サンプルが到来するまで各遅延段の出力端子にて利
用可能とする。乗算器、加算器及び遅延段から成る連続
回路は、係数ａ１の個数に応じて破線にて示すように大
きくすることができる。第３ａ図に示す系統的な構成の
回路では、乗算器３０の出力端子と遅延段３１との間に
設けるべき第１加算器は省いである。その理由は、この
第１加算器の第２入力端子は絶えず零信号を受信するだ
けであり、不必要であるからである。なお、一連の加算
器及び遅延段が加算目的のために他の信号を受信するよ
うにする後に説明する他の回路では斯様な第１加算器を
必要とすることは勿論である。負の信号サンプルは減算
により生じたりするので、加算器はこのような信号サン
プルを処理するにも用いる必要がある。

第３ａ図の回路の機能を説明するに当り、入力端子２９
には信号サンプルｘ（ｎ）が供給されるものとする。こ
の場合には、遅延段３１の出力端子には先の信号サンプ
ルｘ（ｎ−１）と係数ａＬとの積、即ち信号サンプルａ
ｔｘ（ｎ−１）が現れる。これがため、この信号サンプ
ルには信号サンプルｘ　（ｎ）と係数ａ、−７との積が
加算器３２にて加算されるため、加算器３３の出力端子
には信号サンプルａＬ−＋ｘ（ｎ）　＋ａｔｘ（ｎ−１
）が現れる。このような処置が各段毎に順次行われるた
め、最終的には加算器３７の出力端子に信号サンプル が現れる。従って、係数ａＬが乗じられる最初に供給さ
れる信号サンプルはサンプリング間隔の個数に等しい遅
延で遅延段３９の出力端子に現れる。

しかし、係数８１が乗じられる信号サンプルは１サンプ
リング期間遅延されるだけである。

なお、この場合には個々の乗算器３０．　３２及び３８
における遅延時間は無視している。すべての乗算器での
遅延は等しく、このような遅延は回路全体に流れる信号
の通過時間に僅かながらでも明らかに伸ばすことになる
。第２図におけるプレ−プレディクタ１２及びサブ−プ
レディクタ１４には比較的長い処理期間が有効であるた
め、乗算器３０．　３２〜３８は第３ｂ図に示すように
構成することができる。

乗算は所定の乗数に被乗数を桁送り加算することにより
行う。被乗数は入力端子２９を経て加算器４２の一方の
入力端子に供給する。加算器４２の他方の入力端子は、
例えば乗数の値の成る数値を呈する最下位２桁の数字間
の差に相当する数だけ桁送りした被乗数を受信し、斯か
る桁送り部分をブロック４１にて示しである。ついで、
被乗数を遅延段４３に一時的に記憶させ、かつ第１副加
算値を遅延段４４に一時的に記憶させる。これらの遅延
段の出力端子は桁送りブロック４５を介して又は直接加
算器４６に接続する。各々１クロツタ期間の遅延を有し
ている遅延段４３及び４４は斯かるクロック期間内に２
桁の加算をするだけで良いため、これらの加算器には動
作が比較的遅い素子を用いることができる。斯様な一時
的記憶及び桁送り加算は０以外の乗数のすべての桁が考
慮されるまで継続させる。

従って、遅延素子５２の出力端子には入力端子２９を経
て供給される被乗数としての信号は、多数のクロック期
間の遅延を呈するブロック４１．　４５〜４９での桁送
りによって表される乗数との積が現れ、上記遅延は乗数
の桁数よりもＩ桁受ない。段数を減らすために個々の加
算器を乗算器と置換えることも本来可能である。いずれ
の場合にも、加算器はこの場合における負の信号サンプ
ルも処理すべく用いる必要がある。最大の段数を有する
乗算器によって決定される遅延時間を所定な遅延時間と
するために、遅延段５２には他の遅延段を後続させるこ
とができる。乗数における最下位桁の数字が１でない場
合には、入力端子２９に予め信号を桁送り法にて供給す
ることができ、或いは又桁送りを出力端子にて行うこと
ができる。しかし、第３ｂ図に基づく桁送り加法による
乗算は第２図による回路のプレ−プレディクタ１２及び
サブ−プレディクタ１４にしか用いることができない。

その理由は、最後に発生する誤差信号サンプルを処理す
るのにポスト−プレディクタＩ６ではつぎの予測信号サ
ンプルに対し僅か１クロツタ期間しか有効でないからで
ある。なお、第２図の回路は互いに直接連続している加
算装置１０と差分段２とで２つの算術処理演算をするが
、これは演算速度の観点からして好ましくない。

各クロック期間内にて２つの信号サンプルにつき僅か１
度の算術処理演算をし、さらに精々メモリアクセスを行
わせる必要のある回路を第４図に示す。第２図の２つの
段２及び１０を一連の差分段６２と、加算器６４と、ポ
スト−プレディクタにおける第１加算器６６とに分け、
差分段６２及び加算器６４には遅延段６３及び６５をそ
れぞれ後続させる。ポスト−プレディクタは一連の加算
器と遅延段とにより第３ａ図につき述べたようにして構
成するも、この場合には第３ａ図のように第１加算器を
省かずに、第４図に示すように加算器６６を設け、これ
に遅延段を後続させるも、これは図面の明瞭化のために
省いてあり、このようにして一連の回路をこの回路の端
部を成す遅延段６９が後続する加算器６８で終わらせる
。加算器６６〜６８の下側の入力端子は、この場合例え
ば単一の読取専用メモリ５６〜５８で構成されるトラン
スレータの出力信号を受信する。これらの各トランスレ
ータはリード線３における予測誤差信号ｅ（より正確に
云えば：第２図につき説明したような−ｅ）により直接
アドレスされ、各アドレス信号には斯かる予測誤差信号
ｅに関連する量子化誤差信号ｑと各係数ａ、〜ａＬとの
積の値が含まれる。さらに、リード線３における予測誤
差信号ｅはトランスレータ、例えば関連する量子化誤差
信号ｅ′と、前述したような符号化量子化段数とを各ア
ドレス位置に含む読取専用メモリ形態のトランスレータ
とすることもできる量子化器４並びに各誤差信号サンプ
ルｅ　（ｎ）に対する量子化誤差信号サンプルｑを発生
する別のトランスレータ２２とに供給する。

第４図から明らかなように、本例ではメモリ５６〜５８
として形成するトランスレータへのアクセス及びこれら
メモリから読取られる信号値を加算器６６〜６８にて、
これら加算器の左側の入力端子に同時に供給される信号
値に加算する加算処置はクロック信号期間内にて行い、
斯かる加算値が各後続配置される遅延段にてつぎのクロ
ック信号で引継がれるようにし、また、これと同時にメ
モリ５６〜５８へのつぎのアクセスが行われるようにす
る必要がある。

なお、関連する入力信号Ｓと２つの予測副信号ｓ＃９及
びｓ＃７の和との差は、素子６６〜６９を含む列にて発
生される信号にプレ−プレディクタとサブ−プレディク
タとによって加算せしめる必要があり、これはポスト−
プレディクタの素子列６６〜６９の端部にて行うことが
できる。しかし、この場合には同時に２つ以上の信号を
処理するための信号処理段又は間に遅延部材のない複数
の処理段から成る一連の処理段を必要とする。その理由
は、加算器６８の下側の入力端子が常に信号サンプルの
直前に先行していた誤り信号サンプルから取出される信
号サンプルを受信するようにするために、この加算器６
８には単一の遅延段を後続させるだけで良いからである
。しかし、加算及び減算の順序は任意であるため、信号
処理する場合で、しかも他の演算処置がない場合には、
入力信号Ｓと２つの予測副信号ｓ″９及びＳ＃↑とによ
り形成される中間信号が加算器６６の左側の入力端子に
供給されて、各中間信号サンプルの遅延が遅延部材６９
の出力端子まで行われる。この遅延を考慮して、加算器
６の左側入力端子の前に遅延回路２６を配置し、この回
路によって入力信号サンプルｓ　（ｎ）を遅延させる。

また、例えば遅延段６３及び６５を経て加算器６６の入
力端子にまで通過する入力信号サンプルに対して行われ
る遅延も考慮する必要があり、同様にサブ−プレディク
タ１４及び本例ではその前に置く遅延回路１８での信号
サンプルの全遅延時間を遅延段６５にて考慮する必要が
あり、またプレ−プレディクタ１２における乗算器によ
り発生される遅延は遅延回路２４により考慮させる。

個々の遅延についてより一層正確に考察するために、第
４図のリード線には所定時点に関連する信号サンプルを
示してあり、ここではリード線３における誤差信号サン
プルｅ（ｎ−１）を基準時点として用いる。（ｎ−１）
は任意の時点を示す。ポスト−プレディクタにおける素
子列６６〜６９はＬ個の遅延段を確実に有しており、こ
れらの遅延段の遅延時間は各々１クロツタ期間に等しく
、即ち各遅延段の係数はａ、であるため、第４図から明
らかなように、この時点に加算器６６の左側の入力端子
に現れる信号サンプルは（ｎ＋Ｌ−１）の時点に関連す
る。

従って、遅延段６５での遅延を考慮するためにサブ−プ
レディクタ１４の出力端子には第２副信号値ｓ”　ｔ　
Ｃｎ十〇を発生させる必要がある。これに相当するよう
に、差分段６２の入力端子には信号サンプルｓ’　ｖ　
（ｎ＋Ｌ＋１）及びｓ（ｎ＋Ｌ＋１）を供給する必要が
ある。信号サンプル５（ｎｆＬ十１）は遅延回路２６の
入力端子にも同時に供給されるため、この遅延回路２６
は上記信号サンプルをｏｚ６＝Ｌ＋２のサンプリング期
間遅延させて、加算器６の右側入力端子に信号サンプル
ｑ（ｎ　　１）が現れる瞬時に信号サンプルｓ　（ｎ−
１）が加算器６の左側の入力端子に供給されるようにす
る必要がある。

サブ−プレディクタ１４の出力端子に現れる各信号サン
プルＳ“ア（ｒ＋＋Ｌ）は、その信号サンプルが出力端
子に現れる時点の前における弐θωによるに個のクロッ
ク周期に従って位置付けられる時点に関連する信号サン
プル、従って（ｎ＋Ｌ　　Ｋ）の時点に関連する信号サ
ンプルにより形成される。サブ−プレディクタ１４の出
力端子と遅延回路１８の入力端子との間には全部でＬ＋
１個の遅延段を位置させるので、サブ−プレディクタ１
４と遅延回路１８との総遅延時間は全部でに−Ｌ−１ク
ロック期間とする必要がある。サブ−プレディクタ１４
にて、第３ｂ図につき説明したような乗算により０．４
＝ＤＴ個のクロック期間の遅延が生ずる場合、即ち出力
信号ｓ″ｔ　（ｎ＋Ｌ）用に用いられる上記最後に述べ
た信号サンプルをｓ　’　（（ｎ　＋　Ｌ）　　（Ｋ　
　ＤＴ）　）とする場合には、遅延回路１８の遅延時間
をり、８＝　Ｋ−Ｌ−ＤＴ−１＝　Ｔ−ＤＴのクロック
期間上する必要がある。

この遅延回路１８の遅延期間を最小限度のＯ値とし得る
と云うことは、リード線３における誤差信号ｅを決定す
るのに用いられる２つの信号グループ間の時間間隔の大
きさをサブ−プレディクタ１４における全遅延時間ＤＴ
と少なくとも同じ大きさとする必要があると云うことに
なる。

プレ−プレディクタ１２の出力信号サンプルｓ＃ｖ　（
ｎ＋Ｌ＋１）と、この目的に用いられる一時的な最終入
力信号サンプルとの間におけるプレ−プレディクタ１２
での遅延期間を第３ｂ白により行われる乗算に基づいて
ＤＶとなるものとする場合には、遅延回路２４の遅延期
間０２４を正確に０２．＝ＤＶ−１クロック期間として
、所定の入力信号サンプルｓ　（ｎ　十Ｌ’＋　１）が
差分段６２の減算入力端子に現れ、かつ直前の入力信号
サンプルにより形成される第１副信号サンプルＳ″Ｖ　
（ｎ＋Ｌ＋１）が差分段６２の他方の入力端子に現れる
ようにする必要がある。

従って、種々の用途にとっては、即ちＬ及びＫの種々の
値では少なくとも時間間隔の最小期間に対する前述した
限定事項を考慮しながら、遅延回路１８．２４及び２６
での対応する遅延を考慮し得ることは自明なことである
。

第５図に示す回路では、第４図の回路における予測誤差
信号を量子化誤差信号に変換する変換器２２を省くよう
にする。このために斯様な変換をトランスレータ５６〜
５８にて予め行わせ、これらのトランスレータを対応す
る係数値ａ１との乗算が行われるように接続する。しか
し、第３ａ図によるプレ−プレディクタ１２をさらに詳
細に示しである第５図から明らかなように、このプレデ
ィクタにおける入力信号の積もこれら各係数ａｌ”−’
ａＬで発生される。加算器６の入力端子をトランスレー
タ５６〜５８の内のいずれか１つのトランスレータの出
力端子、例えば図示のようにトレンスレータ５日の出力
端子と、本例の場合には遅延回路２６を介してプレ−プ
レディクタ１２の乗算器７８の対応する出力端子とに接
続する場合に、加算器６の出力端子には対応する係数が
乗じられた再生信号、即ちａ、　ｓ’が発生する。再生
信号Ｓ′における斯かる係数ａ。

には何等問題はない。その理由は、係数ａ、はサブ−プ
レディクタ１４の係数ａＭ　”　ａ、にて考慮すること
ができ、サブ−プレディクタ１４はファクタａＫ／ａｌ
〜ａ、／ａ、による乗算を行うからである。

従って、サブ−プレディクタ１４の出力端子には正しい
第２予測信号Ｓ″、が再び発生する。遅延回路１８．２
４及び２６の所要の遅延時間は変更されず、遅延回路２
４の遅延期間はプレ−プレディクタ１２における各乗算
器７０〜７８の遅延期間に等しくなることは明らかであ
る。その理由は、その全遅延期間は遅延段７９の遅延に
等しい量だけ延長されるからである。

前にも説明したように、予測に使用された信号間の時間
間隔Ｔは少なくとも第４図および第５図による配列中の
サブ−プレディクタ１４の遅延期間はど大きくなくては
ならない。しかし多くの通用では、この時間は本質的に
大きく、特にＬ十ＤＴは間隔Ｔに対して仮定でき、さら
にプレ−プレディクタ中の前述の遅延期間ＤＶ＝　Ｌ　
＋　２およびこの場合の第６図による配列は遅延回路１
８中の遅延素子を経済化するために使用できる。サブ−
プレディクタ１４の出力信号、すなわち第２予測信号Ｓ
″７は次にプレ−プレディクタ１２中の加算器と遅延段
の直列配列の入力に印加され、その直列配列は開始時に
加算器７５によって増大され、かつこのようにしてプレ
−プレディクタ１２中の遅延段７１から７９はこの第２
予測サブ信号に使用される。プレ−プレディクタ１２中
の各乗算器７０から７８の遅延期間は係数の第１数りよ
り少なくとも１だけ大きく、従って次に遅延段６３を持
つ差分段６２はプレ−プレディクタ１２の前に移され、
一方、遅延段６５を持つ加算器６４は省略されるとまた
仮定されている。この場合、遅延回路２４の遅延期間は
第５図による配列におけるものよりまた短く、すなわち
Ｄ２４＝ＤＭ−Ｌ−１であって、ここで叶は乗算器７０
から７８の遅延期間に等しい。プレ−プレディクタ１２
の出力、すなわち遅延段７９の出力はポストプレディク
タの第１加算器６６の左側入力に直接接続されているか
ら、従って第５図による配列の遅延段６３と６５は最早
やごの信号通路に位置せず、遅延回路２６の遅延期間は
対応して短く、すなわちＤ２＝Ｌとなる。１つの遅延段
（すなわちこの場合では遅延段６３）のみでなく、サブ
−プレディクタ１２のＬ遅延段もまた加算器６６の左側
入力とサブ−プレディクタ１４の出力との間に位置され
ているから、遅延回路１８の遅延期間は貼ｆｉ　＝に一
２Ｌ−ＤＴ−１＝Ｔ−ＤＴ−Ｌとなる。

処理すべき入力信号は異なるソースから生じる。

しばしば使用された適用は２次元画像のライン走査から
の入力信号の発生である。第７図では２つの連続するラ
イン、すなわちラインｊ、−１とｊが部分的に示され、
これは矢印によって示されたような走査線である。列あ
るいは行ｉとラインｊの交点Ｐに対する予測サンプルＳ
″８１、を決定するために、画像走査の間に前もって既
に生起しており、かつ第７図で関連予測係数ａｌ１、ａ
ＯＩ＋ａ−１，１、ａｌ（１によって示されている４つ
の画素の画像信号値は、式 ％式％） による関連画像信号サンプルに使用され、一方、添字は
３つの行ｉ４＋ｔ＋ｉ＋１と予測のために使うべき画素
が含まれている２つのラインｊ−１，ｊから形成されて
いる。前の図で使用された添字を参照すると、次のこと
が維持される。

Ｌ＝１．　　　ｋ＝Ｂ−１，Ｍ＝Ｂ＋１ここでＢは完全
に走査された各画像ラインに対する画素の全体の数に等
しい。これらの値において、第６図による配列は第８図
に示された配列に簡単化され、ここで第６図のサブ−プ
レディクタ１４は乗算器８０．８２．８６、加算器８３
．８５および遅延段８１゜８４、８７から構成されてい
る。遅延回路２４の遅延期間は、加算器７７と遅延部材
７９と共にプレ−プレディクタを構成する乗算器７８の
遅延より２クロック期間短い。それに対応して、ポスト
プレディクタはトランスレータ５８と加算器６８ならび
に遅延段６９を具え、遅延回路２６は１つの単一遅延段
のみからなっている。遅延回路１８の遅延期間は５クロ
ック期間であり、各乗算器８０．８２．８６の遅延期間
ＤＭは完全に走査された画像ラインの画素の数より短く
、Ｄ、８＝Ｂ−５−ＤＭとなっている。量子化器４のほ
かに別のトランスレータ５８が必要とされ、かつ４つの
乗算器７８．８０．８２．８６が第３ｂ図による構造で
必要とされ、ここで使用された係数はブロックで示され
ている。これらの各乗算器が大抵の適用で僅かの加算器
と遅延段のみを具えているから、第８図に示された配列
は、例えばメモリとして形成されたトランスレータ４，
５８と遅延回路１８を除いて、集積回路として簡単に形
成できる。加算器と遅延段の規則的構造のため、この集
積回路はゲートアレイとして実現される。

もっと効果的でさえある情報の減少のために、第９図に
示されるような適応差分パルス符号変調器を使用するこ
とが知られている。この変調器は本質的に第１図による
配列上同様に構成されているが、それは複数のプレディ
クタ８−１〜Ｂ−１を使用しているが、しかしそのすべ
ては加算器６から導線７を介し同様に復元信号を受信し
、それは異なる係数の列の使用により異なる予測サンプ
ルを決定する。これらの異なる予測サンプルは乗算器９
０−１〜９０−Ｉに印加され、ここでそれらは加重因数
Ｃ＋（ｎ）〜Ｃ＋（ｎ）によって乗算されている。これ
らの加重因数Ｃ＋（ｎ）〜Ｃ＋（ｎ）は既知のやり方で
決定され、従ってこれ以上説明しない。何故ならば、こ
れは本発明の詳細な説明に本質的ではないからである。

これらの乗算器９０−１〜９０−１の出力で発生された
加重予測サンプルは全予測サンプルを形成するために加
算段９２の出力９に加算される。複数の予測サブ信号が
プレディクタ内で発生されている本発明によ７美分パル
ス符号変調器の構造の僅かばかり基本的＞、二により、
第９図による構造はそれ以上の手段無しで使用できない
。この問題の解決法は第１０図に示されており、これは
接続の小さな変更により、第２図、第４図から第６図あ
るいは第８図の回路に類似して構成されている複数の回
路９８−１，９８−２〜９８−■をまた使用している。

事実、予測誤差信号ｅは第２図の差分段２の出力から供
給され、かつポストプレディクタの出力、すなわち第４
−６図および第８図の遅延段６９においてそれら自身の
出力９３−１〜９３−■を介して供給され、かつ乗算器
９４−１〜９４−■に印加され、ここでこれらの予測誤
差信号は加重係数Ｃ＋（ｎ）〜Ｃ＋（ｎ）によって乗算
され、 ここで ■ が維持されねばならない。

個々の予測誤差サブ信号は加算装置９６で全予測誤差信
号に結合され、これは直接に量子化器４に印加されるが
、しかしまた回路９８−１〜９８−Ｉの入力９７−１〜
９７−１にも印加される。これらの入力は第２のポスト
−プレディクタ１６とメモリ５８および可能なら第４−
６図のメモリ５６および第４図のメモリ２２のような別
のメモリを持つトランスレータとに接続される。このこ
とは、予測のために、各回路で入力１を介して印加され
た入力信号が印加されるのみならず、加算装置９６の出
力における全予測誤差信号が使用され、かつ毎回発生さ
れている出力９３における予測誤差サブ信号が使用され
ていないことを意味している。

しかし、乗算器９４と加算装置９６はタイムクリチカル
ループ中にまた置かれているから、この目的で非常に高
速な素子が使用されるべきである。多くの場合、別々の
加重因数Ｃ＋（ｎ）〜Ｃ＋（ｎ）の特に正確な決定が要
求されないが、しかしそれらは値０あるいは１を持つ必
要がある。すなわち、回路９８−１〜９８−■によって
発生された予測誤差信号の１つのみが毎回選択される。

乗算器９４−１〜９４−■の各々はそれによって単一ス
イッチとなり、かつ加算装置９６は接合点あるいはノー
ドとなり、すなわち乗算器９４−１〜９４−■と加算装
置９６を具える回路は本質的に遷移時間遅延を持たぬ乗
算器によって置き換えられる。前述の適応予測に加えて
、あるいはその代わりに、量子化器４の量子化特性は制
御人力１１を介して適応でき、一方、個々の回路９８−
１等のトランスレータ５６．５８の対応適応は本質的に
同じ制御信号によって要求される。例えば、メモリを量
子化器とトランスレータに使用すると、メモリ領域は制
御人力１１を介してスイッチできる。

量子化された予測誤差信号ｅ′の復調のために、すなわ
ち復元された信号を得るために、変調器と同じプレディ
クタを持つ復調器は第１図から明らかなように使用する
ことができる。復元信号Ｓ′は加算器６の出力で生成さ
れ、加算器６は量子化予測誤差信号ｅ′と、復元信号Ｓ
′からプレディクタ８で発生された予測信号Ｓ″を受信
する。これは第１１図に示され、かつ加算器６とプレデ
ィクタ８を具えるのみの回路を導く。量子化予測誤差信
号ｅ′は入力１を介して印加され、そして復元信号Ｓ′
は加算器６の出力導線７から導かれている。

対応するやり方で、本質的に変わらぬ形でシステム中の
復調器に対、して第２図および第４−６図、あるいは第
８図による回路を使用することは可能であるが、しかし
所与の接続のみがそこで分離されねばならず、かつ所与
の素子の入力は値Ｏを定常的に受信せねばならず、かつ
トランスレータの内容はメモリ５６〜５８に適応されね
ばならない。第５図の回路による復調器の可能な実施例
は第１２図に示されている。この図では、接続は位置Ａ
とＢで中断され、すなわち差分段６２は０信号を上側の
加算入力で定常的に受信し、かつ加算器６はこの信号を
左側入力で受信している。位置Ｃでは、接続が最初にな
お存在するであろう。

人力１に印加され、符号化予測誤差信号および簡単なト
ランスレーションによる量子化段数の伝送で最初に形成
されている量子化予測誤差信号ｅ′（これはこの図には
示されていない）は遅延回路２４を介して印加され、こ
れはこの場合に差分段６２の入力を引算する機能に対し
て要求されていない。

負の量子化予測誤差信号−ｅ′は加算器６４の左側入力
で生起する。負の復元信号−８′が導線３の出力で生起
することを仮定すると、係数ａｌのみによる乗算を行う
トランスレータ５８はこの場合出力で信号−ａｌｓ’を
発生し、この信号は加算器６の右側入力に、およびサブ
−プレディクタ１４にまた印加され、従って負の第２予
測サブ信号−８″、は加算器６４の下側入力に存在し、
このサブ信号は係数ａ。

〜ａ、４を考　慮に入れて復元信号Ｓ′から決定されて
いる。

加算器６４に形成された和は遅延段６５を介して素子６
６〜６９からなる組に印加され、ここで復元信号−３′
は他の係数ａ１〜ａＬによって乗算され、かつ印加され
た和に加算される。このようにして、入力ｌに印加され
た量子化予測誤差信号ｅ′と、すべての係数８１〜ａｍ
によって毎回乗算された前の復元信号サンプルＳ′との
負の和は遅延段６９の出力で実際に生成され、すなわち
、負の符号を持ってはいるが第１１図に示されたような
復元信号Ｓ′が生成される。しかしこの符号はこれまた
慣例としてトランスレータとして形成されている量子化
器４を介して逆にされる。このようにして、復調器とし
て第５図による回路を使用する場合に人力と出力は不変
であるが、しかし接続のみが毎回位置ＡとＢで中断され
、かつトランスレータ５６〜５８および量子化器４はそ
れらの内容に関する限り対応的に適応されている。位置
ＡおよびＢにおける接続の中断の代りに、位置Ｃにおけ
る接続が中断され、それにより差分段６２は上側入力で
０信号を定常的に受信し、かつ加算器６はこの信号を左
側入力で受信する。対応する態様で、復調器は第２図お
よび第４図あるいは第６図あるいは第８図に示された他
の回路によって代案として形成されよう。

第５図による回路から生じる復調器の別の実施例は第１
３図に示されている。この図では遅延段２４の出力の位
置りにおける中断によってそれは達成され、この中断は
もちろんまたこの遅延段の入力に位置され、入力ｌから
量子化予測誤差信号ｅ′を供給する場合に、一定置数と
しての係数ａ、によるにもかかわらず、復元信号Ｓ′は
加算器６の出力導線７に起り、これはまた第１２図によ
る回路の場合と同様である。このように復元信号は出力
３．５で起こらず、これはこの回路を変調器として使用
する場合と同様である。

位ｆｉＤにおける中断は、各予測信号サンプルに対する
前述の式（７） ％式％（７） を式００）に示されたような２つ被加数に分割すること
に対応している。

さらに第１部分和は前述の式（２）に従って分割され、
一方、前述の弐〇〇による第２部分和は第２予測サブ信
号Ｓ″アを表わし、従って次の式が予測信号サンプルＳ
”（ｎ）から生じる。

第１３図による配列では、第２予測サブ信号はサブ−プ
レディクタ１４の出力で生起し、一方、式θ力の和の中
央項はプレ−プレディクタ１２で形成され、そして第１
項はメモリ５６〜５８と関連した素子６６〜６９を持つ
ポスト−プレディクタで形成されている。

加算器６の出力導線７上の復元信号Ｓ′の定置数８１　
は通常何の問題ももたらさず、特にもしこの信号が画像
表示装置の制御に使用されてもそうである。

第１２図の説明はまた第１３図による回路に適用され、
すなわち、復調器は第２，４図あるいは第６図あるいは
第８図による配列の対応する修正によって代案として形
成されよう。

【図面の簡単な説明】

第１図は、既知の差分パルス符号変調器の構成を示す線
図、 第２図は、本発明によるシステムにおける予測サンプル
の分割を行う差分パルス符号変調器を示す回路図、 第３８および３ｂ図は、第２図の回路のプレディクタ、
プレ−プレディクタおよびサブ−プレディクタの構造と
、これらに用いられる乗算器の構造とを示す詳細回路図
、 第４図は、本発明によるシステムにおける差分パルス符
号変調器、特にポスト−プレディクタに関する構造を示
す回路図、 第５図は、第４図の回路の他の例を示す回路図、第６図
は、第４図の回路の更に他の例を示す回路図、 第７図は、画像が水平走査された際に生ぜしめられる信
号の列を示す説明図、 第８図は、本発明によるシステムにおける差分パルス符
号変調器の、画像信号処理の完全な実施例を示すブロッ
ク線図、 第９図は、従来の適応型差分パルス符号変調器の構造を
示す線図、 第１０図は、本発明によるシステムにおける適応型差分
パルス符号変調器の構造を示す線図、第１１図は、従来
の復調器の構造を示す線図、第１２図は、第５図による
変調器を基にした本発明によるシステムにおける差分パ
ルス符号変調器の第１実施例を示す回路図、 第１３図は、同じくその第２実施例を示す回路図である
。 １・・・人力ライン　　　　２，６２・・・差分段３・
・・ライン　　　　　　４・・・量子化器５．７９・・
・出力ライン　　　６・・・加算器８、８−１〜８４・
・・プレディクタ １０．９６・・・加算装置 １１・・・制御人力　　　　　１２・・・プレ−プレデ
ィクタ１４・・・サブ−プレディクタ １６・・・ポスト−プレディクタ １８．２４．２６・・・遅延回路　　２２・・・メモリ
３０．７０，７２，７８，８０，８２，８６．９０−１
〜９０−１．９４−１〜９４−■・・・乗算器 ３１．３６，３９，４３，４４，４８，５２．６３．６
５，６７．６９，７１．７４，７６．７９．８１，８３
．８７・・・遅延段 ３３．３７．４２．４６．５０．６４，６６．６８，７
３．７５，７７．８３，８５．９２・・・加算器 ５６．５８・・・トランスレータ 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファプリケン ｉ−＋　　　ｉ　　　ｉｌ− １Ｆｉ、　８

Claims (1)

1. 【特許請求の範囲】 １、入力端に設けられ、第１サンプリング速度で順次発
   生する信号サンプル列の形態でシステム入力側に供給さ
   れる入力信号を受信し、前記第１サンプリング速度で変
   調器出力側から量子化された誤差信号サンプルを発生す
   る差分パルス符号変調器と、出力端に接続され前記第１
   サンプリング速度で発生する信号列の形態の量子化され
   た誤差信号サンプルを復調器入力側で受信して再現され
   た信号サンプルを発生し、これをシステム出力側に発生
   する差分パルス符号復調器とを具える入力信号を伝送し
   、且つ記憶するシステムにおいて、前記変調器は、第１
   入力端子に入力信号サンプルＳ（ｎ）を第１サンプリン
   グ速度で受信する差分段（６２）と、内部的に発生した
   誤差信号サンプル（ｅ（ｎ））を第１サンプリング速度
   で受信すると共に量子化された誤差サンプル（ｅ′（ｎ
   ））を発生する量子化器（４）と、プレ−プレディクタ
   （１２）と、サブ−プレディクタ（１４）と、前記差分
   段（６２）及び量子化器（４）に結合されたポスト−プ
   レディクタ（１６；５６、５８、６６〜６９）と具え、
   前記プレ−プレディクタ（１２）によって第１サンプリ
   ング速度で、入力信号サンプル（ｓ（ｎ−１）、−−−
   −ｓ（ｎ−Ｌ））の第１数（Ｌ）を係数（ａ＿１、−−
   −ａ＿Ｌ）の関連する第１数（Ｌ）で直接乗算された第
   １の副信号サンプル（ｓ″＿Ｖ（ｍ））を発生し、前記
   サブ−プレディクタ（１４）によって再現された信号サ
   ンプル（ｓ′（ｎ−ｋ）、−−−ｓ′（ｎ−Ｍ））の第
   ２数（Ｍ−Ｋ＋１）を係数（ａ＿Ｋ−−−ａ＿Ｍ）の関
   連する第２数（Ｍ−Ｋ＋１）で乗算された第２の副信号
   サンプル（ｓ″＿Ｔ（ｎ））を発生し、且つ他の加算器
   （６６、６８）及び１サンプル期間の遅延時間を有する
   遅延段（６９）の交互の前記第１数（Ｌ）に相当する数
   の列配列を構成するポスト−プレディクタ（１６）では
   、他の加算器（６６、６９）の第１加算器（６６）によ
   って入力信号サンプル（ｓ（ｎ））と少なくとも第２副
   信号サンプル（ａ″＿Ｔ（ｎ））が第１の遅延回路（１
   ８）によりシフトされた２つの副信号サンプル（ｓ″＿
   Ｖ（ｎ）、ｓ″＿Ｔ（ｎ））の和との差分を受信し；直
   列配置の他の加算器（６６、６８）の全部によって遅延
   段に接続されていない入力側に誤差信号サンプル（ｅ（
   ｎ））により直接制御されたトランスレータ（５６、５
   ８）からの出力信号を受信し；直列配置の最後の遅延段
   （６９）によって誤差信号（ｅ（ｎ））を発生し； 煤A変調器は、第１の加算器（６）を具え、この加算器
   は、その第１入力端子に他の段（２０、２２、５８）の
   誤差信号サンプル（ｅ（ｎ））から形成された量子化誤
   差信号サンプル（ｑ（ｎ））をサンプリング速度で受信
   すると共に第２入力端子にサンプリング周期の第１数（
   Ｌ）に相当する遅延時間を有する第２遅延回路を経て誤
   差信号サンプル（ｅ（ｎ））に一時的に一致する入力信
   号サンプル（ｓ（ｎ））を受信して再現された信号サン
   プル（ｓ′（ｎ））を発生し、更に前記復調器は変調器
   に従って関連する第１遅延回路（１８）を有する少なく
   とも１個のサブ−プレディクタ（１４）を１個のポスト
   −プレディクタ（５６、５８、６６〜６９）とを具え、
   このポスト−プレディクタ（５６、５８、６６〜６９）
   は少なくともサブ−プレディクタ（１４）の出力信号サ
   ンプル及び復調器入力端子（１）における量子化された
   誤差信号サンプル（ｅ′（ｎ））から取出した信号サン
   プルの和信号サンプルを受信し、サブ−プレディクタ（
   １４）はポスト−プレディクタ（５６、５８、６６〜６
   ９）の出力端子から取出した信号サンプルを受信し、こ
   れにより再現された信号サンプル（ｓ′（ｎ））をポス
   ト−プレディクタの出力信号サンプルから取出し得るよ
   うにしたことを特徴とする入力信号を伝送又は記憶する
   システム。 ２、２つの副信号サンプル（ｓ″＿Ｖ（ｎ）、ｓ″＿Ｔ
   （ｎ））の和及び入力信号サンプルとの差を形成するた
   めに、少なくとも変調器は、各々が遅延時間１サンプリ
   ング期間の遅延段（６５、６３）を夫々後段に有し、関
   連する中間結果又は最終結果を発生する加算器（６４）
   及び差分段（６２）を具え、且つ信号遅延をこれら遅延
   段（６５、６３）並びに第１及び第２遅延回路（１８、
   ２６）の遅延期間により行うようにしたことを特徴とす
   る特許請求の範囲第１項記載の入力信号を伝送又は記憶
   するシステム。 ３、プレ−プレディクタ（１２）は少なくとも他の加算
   器（７３、７７）及び遅延段（７４、７９）の交互の組
   より成る他の直列配置を具え、他の加算器（７３、７７
   ）は直列配置に対しては用いられない他の入力端子で前
   記プレ−プレディクタに供給された信号サンプルを特に
   乗算器（７０、７２、７８）を経て受信し、これら乗算
   器によって信号サンプルに順次のシフトされた加算によ
   り係数を乗算し、総合の遅延が各乗算器（７０、７２、
   ７８）で等しくなるようにし、前記差分段（６２）は遅
   延時間が各乗算器（７０、７２、７８）の総合遅延に相
   当する第３の遅延回路（２４）を経て入力信号サンプル
   （ｓ）を受信するようにしたことを特徴とする特許請求
   の範囲第２項記載の入力信号を伝送又は記憶するシステ
   ム。 ４、サブ−プレディクタ（１４）はプレ−プレディクタ
   （１２）に従って構成し、サブ−プレディクタ（１４）
   に直列に配置された第１の遅延回路（１８）の遅延時間
   をサブ−プレディクタ（１４）の総合遅延又は乗算器に
   等しい大きさだけ短くなるように選定したことを特徴と
   する特許請求の範囲第３項記載の入力信号を伝送又は記
   憶するシステム。 ５、プレ−プレディクタ（１２）の他の加算器（７５）
   の第１入力端子はサブ−プレディクタ（１４）の出力側
   からの第２の副信号サンプル（ｓ″＿Ｔ（ｎ））を受信
   し、第１遅延回路（１８）の遅延時間はプレ−プレディ
   クタ（１２）の他の直列配置の遅延段（７１、７４、７
   ９）の数に等しい大きさだけ更に短くなるように選定す
   ることを特徴とする特許請求の範囲第３項又は第４項記
   載の入力信号を伝送又は記憶するシステム。 ６、第１加算器（６）の第１入力端子はポスト−プレデ
   ィクタ（１６）のトランスレータ（５８）からの係数（
   ａ＿１）で乗算された量子化誤差信号サンプル（ａ＿１
   ｑ（ｎ））を受信し、第１加算器（６）の第２入力端子
   はプレ−プレディクタ（１２）の関連する乗算器（７８
   ）からの同一係数（ａ＿１）で乗算された入力信号サン
   プル（ａ＿１ｓ（ｎ））を受信し、サブ−プレディクタ
   （１４）によって、第１加算器（６）の信号サンプルに
   含まれる係数で除算された係数の第２の数により乗算を
   行うようにしたことを特徴とする特許請求の範囲第１項
   〜第５項の何れかの項記載の入力信号を伝送又は記憶す
   るシステム。 ７、適応予測を用いて複数の個別の差分パルス符号変調
   器（９８−１、９８−２、−−−−９８− I ）を設け
   、その第１直列配置の出力信号を、和が１の個別の重み
   係数で乗算を行う乗算器（９４−１、９４−２、−−−
   、９４− I ）を経て加算装置（９６）に供給し、その
   出力信号により表わす適応予測誤差信号を共通の量子化
   器（４）に供給すると共に各個別の差分パルス符号変調
   器 （９８−１、９８−２、−−−９８− I ）のトランス
   レータ（５６、５８）に供給するようにしたことを特徴
   とする特許請求の範囲第１項〜第６項の何れかの項記載
   の入力信号を伝送又は記憶するシステム。 ８、乗算器（９４−１、９４−２、−−−、９４− I
   ）及び加算装置（９６）の代わりに適応制御された乗算
   器を用いるようにしたことを特徴とする特許請求の範囲
   第７項記載の入力信号を伝送又は記憶するシステム。 ９、トランスレータ（５６、５８）を切換自在として量
   子化器（４）の量子化特性及び積の形成を行うようにし
   たことを特徴とする特許請求の範囲第１項〜第８項の何
   れかの項記載の入力信号を伝送又は記憶するシステム。 １０、入力信号サンプルに列の入力端子及び量子化され
   た誤差信号サンプル列の出力端子を有する特許請求の範
   囲第１項〜第９項の何れかの項に記載の入力信号を伝送
   又は記憶するシステムの変調器において、前記変調器は
   、第１入力端子に入力信号サンプルＳ（ｎ）を第１サン
   プリング速度で受信する差分段（６２）と、内部的に発
   生した誤差信号サンプル（ｅ（ｎ））を第１サンプリン
   グ速度で受信すると共に量子化された誤差サンプル（ｅ
   ′（ｎ））を発生する量子化器（４）と、プレ−プレデ
   ィクタ（１２）と、サブ−プレディクタ（１４）と、前
   記差分段（６２）及び量子化器（４）に結合されたポス
   ト−プレディクタ（１６；５６、５８、６６〜６９）と
   具え、前記プレ−プレディクタ（１２）によって第１サ
   ンプリング速度で、入力信号欄（ｓ（ｎ−１）、−−−
   −Ｓ（ｎ−Ｌ））の第１数（Ｌ）を係数（ａ＿１、−−
   −ａ＿Ｌ）の関連する第１数（Ｌ）で直接乗算された第
   １の副信号サンプル（ｓ″＿Ｖ（ｍ））を発生し、前記
   サブ−プレディクタ（１４）によって再現された信号サ
   ンプル（ｓ′（ｎ−ｋ）、−−−−ｓ（ｎ−Ｍ））の第
   ２数（Ｍ−Ｋ＋１）を係数（ａ＿Ｋ−−−ａ＿Ｍ）の関
   連する第第２数（Ｍ−Ｋ＋１）で乗算された第２の副信
   号サンプル（ｓ″＿Ｔ（ｎ））を発生し、且つ他の加算
   器（６６、６８）及び１サンプル期間の遅延時間を有す
   る遅延段（６９）の交互の前記第１数（Ｌ）に相当する
   数の列配列を構成するポスト−プレディクタ（１６）で
   は、他の加算器（６６、６９）の第１加算器（６６）に
   よって入力信号サンプル（ｓ（ｎ））と少なくとも第２
   副信号サンプル（ａ″＿Ｔ（ｎ））が第１の遅延回路（
   １８）によりシフトされた２つの副信号サンプル（ｓ″
   ＿Ｖ（ｎ）、ｓ″＿Ｔ（ｎ））の和との差分を受信し；
   直列配置の他の加算器（６６、６８）の全部によって遅
   延段に接続されていない入力側に誤差信号サンプル（ｅ
   （ｎ））により直接制御されたトランスレータ（５６、
   ５８）からの出力信号を受信し；直列配置の最後の遅延
   段（６９）によって誤差信号（ｅ（ｎ））を発生し；又
   、変調器は、第１の加算器（６）を具え、この加算器は
   、その第１入力端子に他の段（２０、２２、５８）の誤
   差信号サンプル（ｅ（ｎ））から形成された量子化誤差
   信号サンプル（ｇ（ｎ））をサンプリング速度で主審す
   ると共に第２入力端子にサンプリング周期の第１数（Ｌ
   ）に相当する遅延時間を有する第２遅延回路を経て ■■M号サンプル（ｅ（ｎ））に一時的に一致する入力
   信号サンプル（ｓ（ｎ））を受信して再現された信号サ
   ンプル（ｓ′（ｎ））を発生し得るようにしたことを特
   徴とする変調器。 １１、量子化された誤差信号サンプルの入力端子及び再
   現された信号サンプルの出力端子を有し、特許請求の範
   囲第１項〜第９項の何れかの項に記載の入力信号を伝送
   又は記憶するシステムの復調器において、関連する第１
   遅延回路（１８）を有する少なくとも１個のサブ−プレ
   ディクタ（１４）と、１個のポスト−プレディクタ（５
   ６、５８、６６〜６９）と、加算段（６４）とを具え、
   この加算段（６４）の入力端子を復調器の入力端子（１
   ）及びサブ−プレディクタ（１４）の出力端子に結合し
   、加算段（６４）の出力端子をポスト−プレディクタの
   入力端子に結合し、ポスト−プレディクタの出力端子を
   サブ−プレディクタ（１４）の入力端子及び復調器の出
   力端子に結合するようにしたことを特徴とする復調器。 １２、量子化された誤差信号サンプルの入力端子及び再
   現された信号サンプルの入力端子を有する特許請求の範
   囲第１項〜第９項の何れかの項に記載の入力信号を伝送
   又は記憶するシステムの復調器において、少なくとも１
   個のプレ−プレディクタ（１２）、関連する第１遅延回
   路（１８）を有するサブ−プレディクタ（１４）、ポス
   ト−プレディクタ（５６、５８、６６〜６９）、加算段
   （６４）及び加算器（６）を具え、プレ−プレディクタ
   （１２）の入力端子を復調器の入力端子（１）に結合し
   、加算段（６４）の入力端子をプレ−プレディクタ（１
   ２）及びポスト−プレディクタ（１４）の各出力端子に
   結合し、加算段（６４）の出力端子をポスト−プレディ
   クタの入力端子に結合し、加算器（６）の入力端子を復
   調器の入力端子（１）に結合すると共にポスト−プレデ
   ィクタの出力端子に結合し、加算器（６）の出力端子を
   サブ−プレディクタ（１４）の入力端子に結合すると共
   に復調器の出力端子に結合するようにしたことを特徴と
   する復調器。