JPS63132346A - デジタル諭理回路における欠陥分離の方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路において欠陥のあるデジタル論理ゲー
トを分離する方法に関する。

〔従来の技術〕

デジタルコンピューターシステムの製造者が修理すべき
欠陥部品を顧客に見付は出してもらうためシステムと共
に診断プログラムを販売するというのは典型的な形であ
る。欠陥を分離するための従来の方法ではテストされる
回路のシミュレーションに欠陥°を挿入し欠陥のある回
路と正常な回路の動作をシミュレーションしそれらの出
力に差が出るまで動かすという方法により欠陥の辞書（
ｄｉｃｔｉｏｎａｒｙ）を発生させるというシミュレー
ターが用いられている。そこで各システムの要素の疑似
正常出力と疑似欠陥出力とを比較し欠陥回路と正常回路
からの応答を欠陥の辞書中に表にする。

信号に不一致のある点もしくはその点に信号を供給して
いる回路要素のどれかに欠陥がある可能性がある。この
方法ではテストされるべき欠陥の可能性が無数にあるの
でシミュレーションプログラムを実行させるために長い
実行時間が必要とされる。この場合の実行時間は近位的
に論理ゲートの数の３乗に等しい。非常に大規模のネッ
トワークの場合、該シミュレーションはコンピューター
のメモリー容量を超えてしまう。

前述の欠陥分離法は初期化されていない論理要素による
問題にも直面しやすい。初期化されていない論理要素は
システムの電源が投入された後でプログラムが実行され
る前の時期にランダムな情報が論理ゲート内に格納され
た時発生する。回路内に初期化されていない論理要素を
持つ結果として回路の一部にテストされない回路が生じ
たり不確かな情報をフィードバックして欠陥の分離を誤
るということが起こる。

成る先行技術の方法ではこの初期化されない論理要素の
問題を取り扱うため回路設計中に余分なスキャンロジッ
クハードウェアを！寸加することを採用した。この余分
なハードウェアは欠陥の分離を始める前にシステム内の
すべての回路要素の論理状態をプログラマ−が設定でき
るように用いられた。しかしながら、欠陥の分離にスキ
ャンロジックハードウェアを用いることはシステムの性
能を向上させることなくシステムのコストを増大させて
しまう。

〔発明が解決しようとする問題点〕

従って本発明の一つの目的はシミュレーションプログラ
ムの実行時間が短かくて済む欠陥回路要素の分離方法を
提供することである。

本発明の°もう１つの目的は欠陥の可能性のあるものと
してテストされる回路要素の数を減らす欠陥分離法を提
供することである。

本発明のさらにもう１つの目的は欠陥が検出された欠陥
を含むことのできる最も小さい回路要素の集合に分離す
ることのできる欠陥分離法を提供することである。

本発明の付加的な目的は回路要素の論理状態を初期化す
るためにスキャンロジックハードウェアを追加する必要
のない欠陥分離法を提供することである。

本発明の付加的な目的と利点は後の記述に一部述べられ
、あるいは一部記述から明白であり、あるいは本発明の
実施例により知ることができる。

本発明の目的と利点は添付の特許請求の範囲に特に指摘
された装置と組み合わせにより！２２識され達成される
。

〔問題点を解決するための手段および作用〕前記の目的
を達成するためおよびここに具体化し広く述べられた本
発明の目的によれば、本発明は、成る形では、論理回路
内の欠陥を分離するために用いられる回路要素のリスト
を発生させる方法を含み、該論理回路は多数の回路要素
と予め定めた回路要素の出力の位置にある多数のテスト
ポイントを持ち、該回路要素は互いに連続した段階で互
いに接続されて該テストポイントの上流に展開する多数
の信号経路を形成し、該論理回路は多数の連続したクロ
ックサイクルに従って動作を達成する。前記の方法は（
ａ）論理回路要素と論理回路のテストポイントに対応す
る疑似（ｓｉｎ＋ｕｌａｔｅｄ）回路要素と疑似テスト
ポイントを含む論理モデルを使って論理回路上における
診断プロセジャ−の実行をシミュレートして論理回路の
成る予め定めた動作を達成しくｂ）該診断プロセジャ−
の疑似実行期間中の多数のクロックサイタルにおける疑
似テストポイントの論理状態を格納し、（ｃ）格納され
た論理状態のうちのいくつかを種（ｓｅｅｄ）信号と名
付けその種信号の位置で予め定めた動作の欠陥を検出し
、（ｅ）各々の種信号を発生する疑似回路要素を調べて
該疑似回路要素への入力として供給される信号の経路を
同定し、（ｆ）予め定めた基準に基づいて種信号を発生
する疑似回路要素を評価して種信号によって指示された
欠陥を引き起こすことのできない信号経路および疑似回
路要素を除去し、輸）前記の予め定めた基準によって除
去されなかった信号経路と疑似回路要素の一段上流の疑
似回路要素を再帰的に評価し、（ｈ）除去されなかった
回路要素を欠陥を引き起こすこの可能な候補として格納
するという段階より構成される。

本発明は、他の形において、複数の回路要素が連続した
段階で互いに接続されて複数の信号経路と予め定めたい
くつかの回路要素の出力の位置にある複数のテストポイ
ントを形成し、連続したクロックサイクルに従って命令
を実行する論理回路における欠陥を分離する方法を含む
。該方法は（ａ）論理回路上で診断プロセジャ−を実行
して論理回路の誤動作を検出し、（ｂ）予め定めたいく
つかのクロックサイクルにおいて診断プロセジャ−によ
って活性化された予め定めたいくつかのテストポイント
において示された欠陥を発生させることのできる回路要
素のリストを格納しそのような欠陥の指示を引き起こす
ことのできない回路要素を除外し、（ｃ）欠陥分離プロ
セジャ−を実行して予め定めたテストポイントの論理状
態を調べ、（ｃり調べた論理状態を前記論理回路の正常
な動作中における予め定めたテストポイントの論理状態
と比較し、（ｅ）欠陥分離プロセジャ−に含まれ前記比
較段階によって同定された論理状態に対応する回路要素
のリストを出力する段階より成る。

〔実施例〕

添付の図面は本明細書に組み入れられその一部を構成す
るものであるが、本発明の一つの実施例を表わし、また
本発明の詳細な説明している。

本発明の好ましい実施例は添付図に表わされており図に
おいて同じ参照文字は同一の要素を示している。

第１図は本発明の好ましい実施例における第１段階を示
している。コンピューター２０のような論理回路はクロ
ック２２からの信号に従って動作している。コンピュー
ター２０の成る特殊な操作を行なって出力２６の結果を
得るため２４で示される診断プログラムがコンピュータ
ー２０上で実行される。次にコンピューター２０が正常
に動作している時すなわちコンピューター２０に欠陥の
ない時に診断プログラム２４を実行してコンピューター
２０によって発生させられた値と出力２６の結果を比較
する。もし出力２６の値が予め知られた値と一致すれば
、診断プログラム２４によってテストされた動作に関し
て正常に動作していると判定される。一方出力２６の値
と予め知られた値と−敗しなければコンピューター２０
内に欠陥がある事をしめしている。

本発明の好ましい実施例における次の段階は第２図に表
わされている。コンピューター２０は多数の回路要素を
含み、その一部は要素２８〜４８として図示され、ＡＮ
Ｄゲート、ＯＲゲート、ラッチ、マルチプレクサ等の論
理回路要素を含んでいる。

回路要素２８〜４８は必ずしもコンピューター２０内に
実際に存在する任意の特殊な回路要素である必要はなく
図示の目的のために表わされている。

要素２８〜４８によって発生する信号のいくつかはテス
トポイントであり修理者がチェックすることができ、テ
ストポイント４９〜５３のようにチェックすることので
きる信号として表わされている。これらのチェックする
ことのできる信号の特別ないくつかはテストポイント５
０および５２のように重要な信号である。これらの重要
な信号がある特別な時期にどの様な状態にあるかがある
操作の実行期間中にコンピューター２０のある部分に欠
陥が存在するか否かを指示するようにコンピューター２
０は設計されている。このような重要な信号は特別なク
ロックサイクルにおいて種（ｓｅｅｄ）信号として設計
されている。「種信号」という言葉は信号名と特別なク
ロックサイクルとの両方を含んでるということを注意す
べきである。このようにコンピューター２０は内部的に
接続されて一連の多数の信号経路を形成する多数の回路
要素と該回路要素の予め定めた一つの出力における多数
のテストポイントを含んでいる。コンピューター２０は
連続したクロックサイクルに従って命令を実行する。コ
ンピューター２０においてプログラム２４を実行すると
予め定めたクロックサイクルにおいて５０および５２の
ようなテストポイントの予め定めた一つを活性化する。

５０および５２のような種信号テストポイントにおいて
異常を引き起こす可能性のある回路要素群を構成してい
る回路要素のりスト５４が格納される。種信号テストポ
イントの上流の必ずしもすべての回路要素が種信号テス
トポイントに正しくない値を出現させ得ると断定されな
い。例えば、種信号テストポイント５０において指示さ
れた欠陥は回路要素３６の欠陥によって引き起され得る
。

しかしながら、回路要素３６の上流の必ずしもすべての
回路要素が種信号テストポイン１−５０において異常な
指示を引き起こす可能性を持つわけではない。すなわち
、回路要素３０によってつくられたような回路要素３６
の一つもしくはそれ以上の入力が種信号テストポイン）
５０の論理状態に影響を与えないこともあるということ
である。従って種信号テストポイント５０において異常
な信号が検知されてもテストを行なう技術者は回路要素
３０の交換を考慮する必要はない。

各々の種信号テストポイントにおいて異常を引き起こす
可能性のある回路要素の記号がリスト５４に格納されて
いる。リスト５４には３０のように種信号テストポイン
トにおける異常な指示を引き起こす可能性のない無関係
な回路要素は除外されている。

第２図に示されるように、コンピューター２０内で診断
プログラム２４を実行させることにより異常を示す種信
号テストポイントのリスト５６がつくられる。リスト５
６は欠陥回路要素の候補のりスト５４と照らし合わされ
てコンピューター２０における欠陥回路要素のリスト５
８がつくられる。そこで修理技術者はリスト５８上の回
路要素の各々を交換しコンピューター２０を正常な動作
へと戻すことができる。

本発明の一つの形である論理フローチャートを第３図に
示す。第３図にみられる様に論理回路内の欠陥を分離す
る好ましい方法はブロック８０で始まりそこでは論理回
路の誤った動作を検出するために診断プログラム２４が
論理回路上で実行される。ブロック８２では診断プログ
ラム２４によって活性化されたテストポイントの予め定
めた一つにおいてクロックサイクルの予め定めた一つに
おける欠陥の指示を発生させることのできる回路要素の
りスト（無関係な回路要素を除く）が格納される。次に
ブロック８４において、欠陥分離プロセジャ−が実行さ
れて予め定めたテストポイントの論理状態を調べる。ブ
ロック８６において予め定めたテストポイントの調べら
れた論理状態が正常に動作している時のテストポイント
の論理状態と一致するか否かの比較が行なわれる。ブロ
ック８８は欠陥分離プロセジャ−内に含まれるがブロッ
ク８６における比較によって同定された異常な論理状態
に対応する回路要素、すなわちコンピューター２０にお
けるその実際の論理状態が正常動作中のそれらのテスト
ポイントの論理状態と同じでないテストポイントに対応
する回路要素のリストが出力される。

第４図は後に用いられるコンピューター２０における欠
陥の分離に用いられる欠陥回路要素の候補のりスト５４
を発生する方法と装置を表わす。

このリストは好ましくは工場でつくられコンピューター
２０を購入した顧客へ売られた診断プログラムのソフト
ウェアパッケージ内に含まれる。

概略的なシミュレーター２００はコンピューター２０の
論理回路を忠実に表現するべく構成されている。好まし
くはシミュレーター２００は次のような特徴を持つべき
である。それは１秒あたり少なくとも２５クロツクサイ
クルをシミュレートできるべきであり少なくとも２５０
．０００個の論理ゲートの論理設計をシミュレートでき
るべきである。好ましくは、シミュレーター２００はト
ライステート（ｔｒｉ　−５ｔａｔｅ）の情報すなわち
論理状ＧｒＯＪ、論理状態「１」、もしくは初期化され
ていない状態であるところの情報をシミュレートする。

シミュレーター２００にはコンピューター２０における
実際の論理回路をモデル化した数学的論理モデル２０２
がロードされる。シミュレーター２００は論理モデル２
０２がロードされるとコンピューター２０の正常な動作
をシミュレートする。論理モデル２０２は予め定めたプ
ログラミング言語で書かれシミュレーターの仕様に従っ
た特別のプロトコールに従って構成されている。

シミュレーター２００にはまた診断プログラム２４もロ
ードされ、該プログラムはコンピュータ−２０内の特別
なモジュールを活性化するためのユニークなテストシー
ケンスをそれぞれが持つ一連の診断プロセジャ−を含ん
でいる。

これらの診断プログラムの設計は当業者には公知である
。この設計の詳細な記述のためにはトーマスＷ、ウィリ
アムス＆　ケネスＰ、バーカー著［テスト容易性の設計
−概説Ｊ　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆｔｈｅ　ＩＥＥ
Ｅ　７１巻１号（１９８３年１月）（”Ｄｅｓｉｇｎ　
ｆｏｒＴｅｓｔａｂｉｌｉｔｙ−−Ａ　５ｕｒｖｅｙ”
）　Ｔｈｏａ＋ａｓ　Ｗ、　Ｗｉｌｌｉａｍｓａｎｄ　
Ｋｓｎｎｅｔｈ　Ｐ、　Ｐａｒｋｅｒ＋　Ｐｒｏｃｅｅ
ｄｉｎ　ｓ　ｏｆ　ｔｈｅＩＥＥＥ、　Ｖａｔ、　７１
．Ｎｏ、１（Ｊａｎｕａｒｙ　１９８３）、）が参照さ
れる。

シミュレーター２００はクロック２２で発生される各ク
ロックサイクルに対して論理モデル２０２上で診断プロ
グラム２４を実行する。シミュレーター２００は各クロ
ックサイクルにおける論理モデル２０２内のすべての回
路要素に対する論理状態を含む大規模なデータベース２
０４を出力する。データベース２０４にはそこで前に論
議した予め定めた種信号２０６が与えられ、成る［除外
規則（ρｒｕｎｉｎｇｒｕｌｅｓ）　Ｊ　２０８が与え
られる。

回路要素の各タイプに対して唯一の除外規則が存在する
。これらの除外規則は後により完全な形で述べるが欠陥
分離プロセスにおいてさらに考慮を重ねることによって
論理モデル２０２の中で成る回路要素を除外することを
可能にする。種信号２０６を発生する疑似回路要素は除
外規則２０Ｂに含まれる予め定めた基準に従って評価さ
れ種信号２０６において示される欠陥を引き起こすこと
ができない信号経路と回路要素が除かれる。種信号を発
注する゛疑似回路要素への成る入力経路が欠陥を引き起
こすことができるとすれば、シミュレーター２００はこ
の除外されなかった信号経路と疑似回路要素の一段上流
にある疑似回路要素を除外規則２０８の予め定めた基準
に従って再帰的に評価する。

データベース２０４を基にした簡略化規則２０８と種信
号２０６との相互作用により欠陥を引き起こす可能性を
持つ候補として前記除外されなかった回路要素をリスト
アツブし無関係な回路要素を除外したりスト５４が生成
される。

第５図は第４図のりスト５４を生成する方法を表わす。

ブロック２５０において、シミュレーター２００はコン
ピューター２０における診断プログラム２４の実行をシ
ミュレートする。ブロック２５２において、診断プログ
ラム２４の疑似実行におけるすべてのクロックサイクル
での疑イ以テストポイントの論理状態が格納される。ブ
ロック２５４において、格納された論理状態の成るいく
つかが種信号と名付けられそこにおいて診断プログラム
２４の予め定められた動作の欠陥が検出される。ブロッ
ク２５６において、各々の種信号を発生する疑似回路要
素が調査され調査される疑似回路要素への入力として供
給される信号経路が同定される。

ブロック２５８では、成る種信号を発生する疑（以回路
要素へその入力の各々から欠陥が伝えられるか否かの決
定がなされる。この決定は除外規則２０８の予め定めた
基準をもとにしてなされそれによって種信号によって示
された欠陥を引゛き起こすことのできない信号経路と疑
似回路要素が除外される。

もし疑似回路要素が欠陥を引き起こすことができるとす
れば、ブロック２６０において配列に格納される。もし
成る入力回路要素が欠陥を引き起こすことができないと
すればそれ自身とその信号経路の上流のすべての回路要
素がブロック２６２における次のテストによって除かれ
る。

ブロック２６４ではこれがこの信号経路における最後の
疑似回路要素であるか否かの決定がなされる。そうでな
ければ、除外されなかった信号経路と疑似回路要素の一
段上流が除外規則２０８に従ってブロック２６６と２５
８において再帰的に評価される。

第６図を参照すると本発明の好ましい実施例のより詳細
な図が示されている。第４図に関して以前に述べた様に
、データベース２０４がコンパイルされ、それはシミュ
レーター２００によって診断プログラム２４が実行され
ているときの各クロックサイクルにおける各観測可能な
信号の論理状態を表わしている。好ましい実施例におい
ては、シミュレーター２００はデジタルイキップメント
社（Ｄｉｇｉｔａｌ　Ｅｑｕｉｐｍｅｎｔ　Ｃｏｒｐｏ
ｒａｔｉｏｎ）から市販されているＶＡＸ　８６００の
ようなホストコンピューター４０２を含んでいる。シミ
ュレーションプログラム４０４がホストコンピューター
４０２にロードされる。

デジタルイキップメント社の専用シミュレーションプロ
グラムＤＥＣ３ＩＭが本発明において使用されたが、以
前に述べられた性能を備えた任意の適当なシミュレーシ
ョンプログラムが使用できることは当業者には明白であ
る。このようなシミュレーションプログラムの例はＴｅ
ｒａｄｙｎｅ　Ｃｏｒｐｏｒａｔｉｏｎから市販のシミ
ュレーターであるＬＡＳＡＲやＧｅｎｒａｄＣｏｒｐｏ
ｒａｔｉｏｎから市販のシミュレーターＨＩＬＯである
。

最初にロジック２０２がシミュレーションプログラム４
０４に供給される。ロジックモデル２０２は、最初に述
べたように、欠陥の分離が後になされるコンピューター
２０の完全に数学的な記述から成る。

ロジックモデル２０２はシミュレーションプログラム４
０４への成る入力用言語で表現されている。

このような入力用言語は選ばれた特別なシミュレーショ
ンプログラムに対して特有のものである。

同期用ソフトウェアプログラム４０６もまたホストコン
ピューター４０２にロードされ、欠陥分離プロセジャ−
がコンピューター２０上で動くときソフトウェアの適切
な同期を実現する。同期用ソフトウェア４０６の機能は
後により完全に述べられる。

ホストコンピューター４０２にシミュレーションプログ
ラム４０４がロジックモデル２０２と同期用ソフトウェ
ア４０６と共にロードされたとき、ホストコンピュータ
ー４０２は診断プログラム２４を含む任意のソフトウェ
アの演算を実行するコンピューター２０の動作を正確に
シミュレートする。ホストコンピューター４０２の出力
はデータベース２０４であり、それは診断プログラム２
４の実行中のすべてのクロックサイクルにおける各信号
の論理状態から成る。コンピューター２０のようにシミ
ュレートされるコンピューターがＶＡＸ　８６００のよ
うに非常に大規模であれば著しく長いコンビエータ−タ
イムがデータベース２０４をつくるために必要とされる
。このような応用においては、データベース２０４をよ
り速く生成させるためにハードウェアの加速器４０８を
接続したホストコンピューター４０２が必要とされる。

適当な加速器はＺｙｃａｄ　ａｎｄＧｅｎｒａｄ　Ｃｏ
ｒｐｏｒａｔｉｏｎｓより供給される。ハードウェアの
加速器４０８を備えたホストコンピューター４０２の演
算は当業者に公知であり、例えばＲｏｙ　Ｒ。

Ｒｅｚａｃ　ａｎｄ　Ｌｅｓｌｉｅ　Ｔｕｒｎｅｒ　Ｓ
ｍ１ｔｈ著［設計環境におけるシミュレーションエンジ
ンＪ　ＶＬＳｆ　Ｄｅｓｉｇｎ（１９８４，１１および
１２）（“Ａ　Ｓｔｍｕｌａｔｔｏｎ　Ｅｎｇｉｎｅ　
１ｎｔｈｅ　Ｄｅｓｉｇｎ　Ｅｎｖｉｒｏｎｍｅｎｔ″
、　Ｒｏｙ　Ｒ，Ｒｅｚａｃ　ａｎｄＬｅｓｌｉｅ　Ｔ
ｕｒｎｅｒ　５ａ４ｔｈ、ＶＬＳＩ　Ｄｅｓｉ　ｎ　＋
（Ｎｏｖｅｍｂｅｒａｎｄ　Ｄｅｃｅｍｂｅｒ　１９８
４）、）の記事に記述されている。

データベース２０４は欠陥分離生成プログラム４１０に
おいて使用され各々の種信号に関する欠陥回路要素の候
補のりスト５４を生成する。プログラム４１０では種々
の信号のリストから成る付加的なデータも使用される。

第１のりスト４１２にはすべての観測可能な信号の名前
とそれらのアドレスが格納されている。リス）　２０６
には種信号の名前とクロックサイクルタイムが格納され
ている。以前に論じたように、種信号とは成る予め定め
たクロックサイクルにおける論理状態が特別な演算を行
なっているコンピューター２０の演算が正常であるか異
常であるかを示すように定められた信号である。種信号
のリスト２０６はコンピューター２０の論理設計に精通
した試験技術者によって作られる。そのような試験技術
者はりスト５４の生成における分析で除外されるべきコ
ンピューター２０内の信号のリスト４１６もまた作成す
る。同様に、リスト４１８は成る試験技術者によって作
成され、その値が正しいとプログラム４１０が仮定する
信号から成る。リスト４１８はコンピューター２０の論
理設計に精通した試験技術者によっても作成される。

チップ配列４２０もまたプログラム４１０のために作成
される。チップ配列４２０は本質的には論理モデル２０
２と同じ情報から成りその形式が異なるのみである。チ
ップ配列４２０はコンピューター２０の特別な回路要素
の記述から成り、各回路要素およびそれと他の回路要素
との接続の特徴を含んでいる。好ましい実施例において
、チップ配列４２０は次の表１に示すような情報を含ん
でいる。

糞−上 ＣＨＩＰＪＲＲＡＹ　［）はｒｃｌ（ＩＰ構造体」の中
の１つの配列である。該配列のすべての要素はこの構造
体の１つの要素である。

Ｕ理盪遺体 ＬＯＣＡＴＩＯＮ　：　１０個の文字型変数の配列り、
ＩＰＴＹＰＥ　　７６個の文字型変数の配列Ｎ０ＤＥ−
ＩＮＦＯ：　１２個までの文字型変数の配列ＤＥＬＡＹ
−ＴＩＭＥ　：整数型変数 ＰＡＲＴ−ＩＮＤＥＸ　：整数型変数 ＫＮＯＷＮ−ＳＩＧＮＡＬ　：整数型変数ＦＬＯ＾Ｔ−
門八ＳＫ：符へなし変数 ０ＵＴＰＵＴ−ＰＩＮ−ＮＢＲ：　３２個までの文字型
変数の配列 ０υＴＰｔｌＴＪＩＮ　　：　３２個の文字型変数の配
列ＣＩＰ、、Ｎｔ１ＭＢＥＲ：整数型変数ＰＴＲ：次の
ＣＩ（ＩＰ構造体へのポインタＩＮＰＵＴ−ＰＩＮＳ−
３１？　３２文字のストリングの配列ＩＮＰＵＴ−ＳＩ
ＧＮＡＬＳ−３１：　３２文字のストリングの配列 プログラム４１０はリスト２０６から供給される種信号
とデータベース２０４中に含まれる論理状態とを分析し
てコンピューター２０内のどの回路要素がリスト２０６
に含まれる種信号の異常な論理状態を引き起こすかを決
定する。以前に説明したように、種信号の上流の信号経
路にある必ずしもすべての回路要素がそのような異常な
種信号の論理状態を引き起こすことができるわけではな
い。その動作が該種信号の論理状態に無関係な回路要素
はプログラム４１０へ供給されるリスト２０８に含まれ
る予め定めた基準もしくは「除外規則」の適用により考
慮の対象から除かれる。プログラム４１０の出力は次の
形の一行のＩＦステートメントである。

ＩＦ　　（ＶＩＳＩＢＬＥ　　５ＩＧＮＡＬＩ　　ＡＴ
　　（ＣＬＯＣＫ　　ＣＹＣＬＥ　　）　　Ｎ０Ｔ１１
！ＱＵＡＬ　　ＴＯ（ＧＯＯＤ　　ＶＡＬ［ＩＥ）　　
ＴＨＥＮ　　０ＵＴＰＵＴ　　　（ＣＡＭＤＩＤＡ置ｌ
５Ｔ（ＶＩＳ！ＢＬＥ　５ＩＧＮＡＬ））ここで、 ＶＩＳＩＢＬＥ　５ＩＧＮＡＬは成る特別な観測可能な
信号の名前であり、 ＣＬＯＣＫ　ＣＹＣＬＥは該観測可能な信号がコンピュ
ーター２０の正常もしくは異常な演算を示す特別なクロ
ックサイクルであり、 ＧＯＯＤ　ＶＡＬＵＥはコンピューター２０が正常に動
いている時の特別な観測可能な信号の論理状態であり、 ＣＡＮＤＩＤＡＴＥ　ＬＩＳＴは前記観測可能な信号に
おいて異常な論理状態を引き起こす可能性を持った回路
要素のリストである。

第６図にみられるようにプログラム４１０によって作ら
れたＩＦステートメントはコンパイラ４２２へ供給され
て該ＩＦステートメントに相当する２進化コードから成
る目的ファイルが生成される。

コンパイラ４２２でつくられた目的ファイルはサービス
プログラムファイル４２６と結合される。サービスプロ
グラムファイル４２６は入力として観測可能な信号９名
前の完全なりスト４１２と同期ソフトウェア４０６を受
は取る。次にサービスプログラムファイル４２６はコン
ピューター２０のサービスプロセッサ４３２内で実行さ
れる。

好ましい実施例においてコンピューター２０もまたデジ
タルイキップメント社から市販のＶＡＸ８６００コンピ
ューターから成る。サービスプロセッサー４３２はコン
ピューター２０へ診断プログラム２４をロードし診断プ
ログラム２４の実行中に各クロックサイクルにおけるコ
ンピューター２０内の観測可能な信号の論理状態を監視
するために１サイクルずつ診断プログラム２４を実行す
゛る。プログラム４１０で生成したＩＦステートメント
に相当する欠陥分離命令は、欠陥分離プロセジャ−の実
行中にコンピューター２０の現在のクロックサイクルが
観測可能信号の一部をなすクロックサイクルに等しい時
はいつでも実行される。ＩＦステートメントが定める条
件が満たされた時、ＩＦステートメント内に含まれる回
路要素のリストが欠陥回路要素のリスト５８に加えられ
該リストはコンピューター２０上における欠陥分離プロ
セジャ−の結論として出力される。

コンピューター２０は多数のマイクロコードの組を実行
するｃｅｎｔｒａｌ　ｐｒｏｃｃｅｓｓｏｒ　ｕｎｉｔ
（ＣＰＵ）を含み、該マイクロコードの組はコンピュー
ター２０の命令の組に含まれる。本発明の好ましい実施
例において、欠陥検出および分離の技術は修理技術者が
ＣＰＵ内でマイクロコード命令の正しくない実行を引き
起こす回路要素を交換する手助けとなる。

実際の操作について説明すると微少中心部（ｍｉｃｒｏ
−ｈａｒｄｃｏｒｅ）の診断のために設計された診断プ
ログラムの一組をコンピューター２０のハードウェアの
一部分の動作をテストするために実行しコンピューター
２０が診断プログラム２４を実行する上で充分に機能す
るかどうかを判定する。コンピューター２０がこのテス
トで誤りを出したとすれば前記微少中心部の診断ルーチ
ンに関係する欠陥モジュールが交換される。コンピュー
ター２０がこのテストを通過すれば、サービスプロセッ
サー４３２はＣＰＵ内に格納されているマイクロコード
を診断プログラム２４と同期ソフトウェア４０６に置き
換える。同期ソフトウェア４０６は前記微少中心部の診
断ルーチンによってテストされたハードウェアの一部分
内だけで動きサービスプロセッサーと診断プロセジャ−
との間のインターフェースの役を果たし、「欠陥により
ループ中」あるいは「欠陥により停止中」あるいは「テ
スト中」のような制御情報を提供する。サービスプロセ
ッサー４３２はテストにおいて始めに実行すべき特定の
診断プロセジャ−の名前を同期ソフトウェア４０６に告
げる。次に同期ソフトウェア４０６はサービスプロセッ
サー４３２から特定のスタートコマンドが来るのを待ち
ＣＰＵ内のマイクロコードのアドレス空間中を特別な経
路を経て成る特定のテストにおける診断プログラム２４
の実行を始めさせる。

サービスプロセッサー４３２は診断プログラム２４が実
行されている間は何らの作用はしない。

診断プログラム２４が欠陥をヰ食出すると、同期ソフト
ウェア４０６はサービスプロセッサー４３２へ欠陥が検
出されたことを知らせる。サービスプロセッサー４３２
は前に論じたＩＦステートメントに相当する欠陥分離命
令を実行し始める。

コンピューターとサービスプロセッサー４３２との働き
と相互作用は当業者に公知であり、デジタルイキップメ
ント社より刊行されたｒＶＡＸ　８６００／８６５０　
Ｃｏｎ５ｏｌｅ　Ｔｅｃｈｎｉｃａｌ　Ｄｅｓｃｒｉｐ
ｔｉｏｎＪ　　ｒＶＡＸ８６００／８６５０システム診
断ユーザースガイド」およびｒＶＡＸ　８６００／８６
５０　Ｓｙｓｔｅｍ　Ｄｅｓｃｒｉｐｔｉｏｎ　ａｎｄ
Ｐｒｏｃｅｓｓｏｒ　ＯｖｅｒｖｉｅｗＪに記述されて
いる。

第７図〜第９図を参照すると、欠陥分離生成プログラム
４１０はフローチャートの形で表わされている。第７図
は該プログラムのメインルーチンを表わす。ブロック５
００では成る初期化およびハウスキーピング（ｈｏｕｓ
ｅｋｅｅｐ　ｉｎｇ）プロセジャ−が実行される。これ
らのプロセジャ−は配列の初期化およびカウンターの初
期値の設定の処理を含んでいる。

ブロック５０２においてすべての種信号をそれらの関係
するクロックサイクルに応じて時間経過とは逆の順で［
保持リスト士上に置く。ブロック５０４において現在の
クロックサイクルに対応する種信号の名前を保持リスト
から「作業用リスト」へ動かす。この作業用リストもま
たメモリー上に格納された配列である。ブロック５０６
において、現在保持リストおよび作業用リストが共にゼ
ロであるかどうかの判定を行なう。もしそうであれば解
析が完了し該プログラムを抜ける。そうでなければ、ブ
ロック５０８において作業用リストがゼロであるかどう
かの判定を行なう。そうでなければ、ブロック５１０に
おいて次の種信号が作業用リストから取り出される。該
プログラムはブロック５１２において後方探索（ｔｒａ
ｃｅ　−ｂａｃｋ）サブルーチンをコールして次の種信
号を解析する。このクロックサイクルに対する作業用リ
ストがゼロであれば、プログラムはブロック５１４へ到
達しそこではクロックサイクルがデクリメントされてプ
ログラムはブロック５０４へ戻る。

第８図の後方探索サブルーチンを参照すると、ブロック
６００において［後方深さ数（ｂａｃｋｗａｒｄｓｄｅ
ｐｔｈ　ｎｕｍｂｅｒ：ＢＤＮ）　Ｊと名付けられたイ
ンデックスがインクレメントされる。後方深さ数は欠陥
分離性成プログラム４１０のより効果的な実行を提供す
るためと欠陥分離生成プログラム４１０のための実行時
間に制限があることとホストコンピューター４０２のメ
モリー容量に制限があることを確実にするために用いら
れる。次に、ブロック６０２において後方深さ数（ＢＤ
Ｎ）が１であるかを判定する。

そうであればこのことは該後方探索ルーチンの現在の実
行がこの種信号に対しては始めての実行であることを示
している。それゆえに、ブロック６０４においては以前
に論じた形のＩＰステートメントの解釈が始められ、そ
こでは現在の種信号の信号名とデータベース２０４から
定められた種信号の論理状態とが用いられる。ブロック
６０６ではこの種信号に関係する回路要素の登録標がチ
ップ配列４２０から得られリスト５４に格納される。

ブロック６０８では現在評価している信号が観測可能な
信号であるかの判定がなされる。もしそうであれば、現
在のＩＦテスートメントに関連する回路要素のリストは
ブロック６１０で終了しこの観測可能な信号名と疑似論
理状態を用いた新しいＩＦステートメントがブロック６
１２で始まる。ブロック６０８で評価された現在の信号
が観測可能な信号でなければこの信号に対応する回路要
素の登録標がブロック６１４においてチップ配列４２０
から得られ現在のＩＰステートメントに対する候補のり
スト５４に格納される。

ブロック６１６では後方深さ数（ＢＤＮ）がプログラム
の設計者が決めた最大値よりも大きいかまたは等しいか
否かの判定がなされる。もしそうであればこのことはホ
ストコンピューターのメモリーが満杯に近いということ
を示しておりサブルーチンを抜ける。そうでなければブ
ロック６１８において第９図に示される後方ゲート処理
（ｄｏ　−ｂａｃｋｗａｒｄｇａ　ｔｅ）サブルーチン
がコールされる。

第９図を参照すれば後方ゲート処理サブルーチンがより
詳細に示されている。ブロック６５０において、現在の
信号は仮定信号リスト４１８と比較される。現在の信号
が仮定信号リスト中にあれば、プログラムを抜けるが、
なぜならば仮定信号はすでにテスト済みであると定めら
れた信号であるからである。現在の信号が仮定信号リス
ト４１８中になければ、現在の信号はブロック６５２で
除外信号リスト４１６と比較される。現在の信号が除外
信号リスト４１６中にあればサブルーチンを抜けるが、
なぜならばこの信号に対してさらにさかのぼって調べる
べきではないからである。

該サブルーチンは次に・ブロック６５４において現在の
信号がクロック同期回路要素によって発生し花ものか否
かを判定する。もしそうであればブロック６５６におい
て、このクロック同期回路要素がこの現在のクロックサ
イクルにおいてクロックの影響を受けるか否かを判定す
る。そうでなければデータベース２０４をサーチするこ
とにより、ブロック６５８においてこのクロックに関係
する回路要素がクロックに影響されるクロックサイクル
を見つけ出す。次にブロック６６０においてこの回路要
素とそのクロックサイクルが保持リストに加えられプロ
グラムは該サブルーチンを抜ける。

′　ブロック６６２において特にこのタイプの回路要素
にあてはまる「除外規則」を定める。ブロック６６４で
はこの回路要素への入力がこの回路要素を通して欠陥を
伝播させるか否かを判定する。そうでなければサブルー
チンを抜ける。そうであれば、欠陥を伝播させる入力の
信号名をブロック６６６において作業用リスト上に置く
。ブロック６６８において後方探索サブルーチンの再帰
的呼出しが行なわれる。

第１０図を参照すると除外規則の例が示されている。第
１０図は入カフ０２，７０４　、出カフ０６がそれぞれ
論理状態０．１．１を持つＯＲゲート７００を示してい
る。これらの論理状態は第６図に示すようにホストコン
ピューター４０２上で診断プログラム２４を疑似的に実
行させた結果をデータベース２０４へ格納することによ
り出来上がる。すなわちコンピューター２０の回路要素
の一つを表わすＯＲゲート７００は成る特別なクロック
サイクルにおいてコンピューター２０の正常動作中にそ
の入力と出力において前記の特定の論理状態をとる。

出力状態が最初に着目され格納される。次に、入カフ０
２または７０４のいずれかの論理状態における欠陥がＯ
Ｒゲート７００を通して伝播し出カフ０６に影響を与え
るかを判定するために入力に処理を行なう。このような
処理の例として人カフ０２を最初に「間違わせる」。す
なわちその論理状態が１ではなくＯであると仮定する。

次にこのような変更が出カフ０６の論理状態を変化させ
るか否かに着目する。そうでなければ入カフ０２の０か
ら１への変化は出カフ０６の論理状態に影響を与えない
ということになりその理由は入カフ０４がすでに１であ
るからである。この場合、入カフ０２の論理状態はこの
クロックサイクルにおいてはＯＲゲート７００の出力に
影響を与えることができないということがわかる。それ
ゆえに、人カフ０２の上流に接続されている回路をＯＲ
ゲート７００の出カフ０６に欠陥が検出されたときの欠
陥部分として考慮すべきか否かを解析する必要はない。

このような回路はそれゆえに「除外」されその上流の回
路に対するさらなる解析はなされない。

・　次に、入カフ０２の正しい論理状態を再度格納し、
すなわちＯにリセットする０次に入カフ０４の論理状態
を「間違わせ」１からＯへ変化させる。この変化はまさ
に出カフ０６の論理状態に変化を生ずるということが注
目される。このことは入カフ０４がこの特別なクロック
サイクルにおいて出カフ０６の論理状態に関係しており
、出カフ０６に欠陥があると認められたら入カフ０４の
上流の回路を欠陥部分の候補として解析し考慮するべき
であるというこ。

とを意味している。

仮にＯＲゲート７００の出カフ０６がＯであり双方の入
力がＯであったとすれば、入カフ０２もしくは７０４の
いずれかにおける変化が出カフ０６の論理状態に変化を
生じるということがわかる。このような場合は、入カフ
０２も入カフ０４も除外されず、それらの上流に展開す
る回路をチェックすべきである。２人力のＯＲゲートに
対する除外規則を実現するコンピューターの命令群の例
が表２に示されている。これらのコンピューターの命令
はＣ言語で記述されている。

以下金白 １ＮＩＴ２； ｒｅａｋＨ ｒｅｓｕｌｔ＝（ｖＬ６ＪＯＲｖＬ’／ｊ）；ｂｒｅａ
ｋ； ｂｒｅａｋＨ ｂｒｅａｋ？ ｂｒｅａｋ； ＥＮＤ。

ＥＮＤ クロック同期回路要素に対する除外規則の例が第１１図
に示されており、同期ラッチ回路７１０を表わしている
。ラッチ回路７１０は出力端子７１２とデータ入力端子
７１４とクロック端子７１６とリセット端子７１８を持
っている。入力端子７１４とクロック端子７１６と出力
端子７１２の論理状態はすべてＯであり、リセット端子
７１８の論理状態は１である。

リセット端子７１８の論理状態は１であるから入力端子
７１４もしくはクロック端子７１６の論理状態に無関係
に出力端子７１２の論理状態が０であることは明らかで
ある。従って、入力端子７１４とクロック端子７１６に
接続された回路要素は除外される。

同期ラッチ回路７１０に対する除外規則を実現するコン
ピューターの命令群が表３に示されている。

ｆｌｏａＬｎ＋ａｓｋノ 【 ／本　ｌｏａｄｉｎｇ　　１ａｔｃｈ　　＊／１ｓｅ １ｓｅ ／本　１ａｔｃｈ　　ｎｏｔ　　ｉｎ　　ｒｅｓｅｔ　
　５ｔａｔｅ　　本／＝ｏｕｔ−ｎｓ＝ｎｓｌ； ｓ　　ｔｈａｔ ｓ　　ｔｈａｔ 、６，７，１ ｏ　　１ａｔｃｌ 　　ｏｎｅ ）； ａｒｅ　　ｎｏｔ　　ｃｌｏｃｋｓ　　本／ａｒｅ　　
ｎｏｔ　　ｒｅｓｅｔ／ｃｌｏｃｋｓ　　本／、１２．
０）； ｌ　＊ノ ｆ　　ｌｏａｄｉｎｇ　＊／ ／本　ｌｏａｄｉｎｇ　　１ａｔｃｈ　　＊／夛 １Ｓｅ １ｓｅ ／本　１ａｔｃｈ　　ｎｏｔ　　ｉｎ　　ｒｅｓｅｔ　
　５ｔａｔｅ　　＊／蚤 ＊ｏｕＬｎｓ＝ｎｓｌ； □ １−３Ｗ＝！（Ｖ　　Ｌ　／　Ｊ　　（ＪＲｖ　　［６
Ｊ　　）；ｉｒｅ　　ｎｏｔ　　ｃｌｏｃｋｓ　　本／
ｈｒｅ　ｎｏｔ　ｒｅｓｅｔ／ｃｌｏｃｋｓ　事／１３
．０）； 本／ ’　　ｌｏａｄｉｎｇ　　＊／ ／＊　　ｌｏａｄｉｎｇ　　１ａｔｃｈ　　本／１ｓｅ １ｓｅ ／＊　　１ａｔｃｈ　　ｎｏむ　ｉｎ　　ｒｅｓｅｔ　
　５ｔａｔｅ　　車／同様な方法で、任意の回路要素を
解析してどの入力が出力状態に無関係でありどの回路要
素が回路要素の出力において正しくない論理状態を引き
起こす欠陥部品の候補であるかを判定する上でそのよう
な無関係な入力に接続された回路要素を正しく無視する
ことができるということを特定するための除外規則を生
成することができる。各場合において除外規則は無関係
でない信号入力のリストを返す。前に述べたように、次
にそのような無関係でない信号入力を再帰的な形で後方
追跡して出力に影響を与える可能性のあるそれらの上流
の回路要素のみを特定する。第１２図に論理回路の成る
部分を考察から除くための除外規則を使用したさらなる
例が示されている。第１２図は本発明の好ましい実施例
の働きを示す目的で適当に接続された回路要素の図であ
り、必ずしも特定の実際の論理回路を表わすものではな
い。

第１２図には出カフ４２を持つ回路要素７４０が示され
ている。ある特定のクロックサイクルにおける出カフ４
２は種信号として設計されている。従って本発明はどの
回路要素が出カフ４２に欠陥を引き起こす可能性がある
かを決定するための回路要素の上流の追跡の方法を提供
する。

回路要素７４０は２つの入カフ４４と７４６を持つ。

本発明は最初に入カフ４４を解析し、その論理状態はそ
の上流の回路要素７４８によって決定される。

回路要素７４８の出カフ４４並びに入カフ５０　、７５
２　、７５６の論理状態はデータベース２０４に含まれ
ている。

回路要素７４８に対応する適切な除外規則が適用されて
人カフ５０のみが回路要素７４８の出カフ４４の論理状
態に影響を与えることができるということが示されたと
すれば入カフ５２と７５４は除外し得る。

従って、入カフ５２と７５４の論理状態を定めている上
流の回路要素７５６および７５８は出カフ４２へ欠陥を
出現せしめる回路要素の候補のリストに加えられること
はない。一方回路要素７６０はその出力が回路要素７４
０の入カフ４４の論理状態に影響を与え得るので回路要
素の候補であり得る。

回路要素７６０と関連の信号は後方追跡サブルーチンの
次のくり返しにおいて解析される。しかしながらこの場
合入カフ６２と７６４はどちらも仮定された信号である
。すなわちこれらの信号は欠陥がないと仮定された信号
のリストのメンバーとしてプログラム４１０に入力され
たものである。従って、後方探索ルーチンはその再帰呼
び出しを「巻戻し」で回路要素７４０の次の入カフ４６
への考察を始める。

入カフ４６の論理状態は上流の回路要素７６６で定めら
れる。しかしながら、回路要素７６６の入カフ６８もま
たプログラム４１０への入力として供給された「正しい
と仮定された」信号である。従って入カフ６８の上流の
回路要素は解析されない。回路要素７６６の他の一方の
入力である入カフ７０は回路要素７６６に対する除外規
則によって関係ありと決定されている。従って、人カフ
７０の論理状態を定める回路要素７７２は後方探索ルー
チンのさらなる呼び出しを通して評価される。第１２図
にみられるように回路要素７７２の入カフ７４と７７６
は双方とも除外信号である。すなわちそれらはさらに解
析されない信号としてプログラム４１０へ入力されたも
のである。後方探索ルーチンの再帰的呼び出しは「巻戻
し」されて作業リスト上に現われる次の信号への考察へ
と移る。本発明の範囲と精神から逸脱することなく本発
明の方法と装置に様々な変形および変更を加え得ること
は当業者には自明である。従って、本発明は添付の特許
請求の範囲およびその同等物の範囲内であれば、その変
形および変更をも包含するものである。

【図面の簡単な説明】

第１図は本発明の好ましい実施例による論理回路中の欠
陥を分離する方法と装置を図示するブロック図、 第２図は第１図の方法と装置をさらに詳しく図示するブ
ロック図、 第３図は第２図のブロック図において欠陥を分離する方
法の各ステップを表わす概略フローチャート、 第４図は第２図の論理回路における欠陥を分離するにあ
たって用いられる回路要素のリストを発生させる方法と
装置を図示するブロック図、第５図は第４図に示された
論理回路における欠陥を分離するにあたって用いられる
回路要素のリストを発生させる方法を表わすフローチャ
ート、第６図は本発明の方法を実施するにあたって用い
られる好ましい実施例の方法と装置を表わすより詳細な
ブロック図、 第７図は第５図に一般的に表わされる第２図の論理にお
ける欠陥を分離するに用いられる回路要素のリストを発
生させるために用いられる方法のメインルーチンを表わ
すより詳細なフローチャート、 第８図は第７図のフローチャートのメインルーチンの中
の成るサブルーチンを表わすフローチャート、 第９図は第７図のフローチャートのメインルーチンの中
の他のサブルーチンを表わすフローチャート、 第１０図は成るクロックに非同期なゲートのための除外
規則を表わす論理回路図、 第１１図は成るクロック同期ゲートのための論理回路図
、 第１２図は除外規則を表わす論理回路図である。 図において、 ２０はコンピューター、 ２２はクロック、 ２４は診断プログラム、 ５４は欠陥回路要素の候補のリスト、 ５６は異常を示す種信号のリスト、 ５８は欠陥回路要素のリスト、 ２００はシミュレーター、 ２０２は論理モデル、 ２０４はデータベース、 ２０６は種信号、 ２０８は除外規則である。 以下余白 手続補正書く方式） １．事件の表示 昭和６２年特許願第２１８０６３号 ２、発明の名称 デジタル論理回路における欠陥分離の方法３、補正をす
る者 事件との関係　　　特許出願人 フィト　ディジタル　イクウイツプメントコーボレイシ
ョン ４、代理人 住所　〒１０５東京都港区虎ノ門−丁目８番１０号静光
虎ノ門ビル　電話５０４−０７２１５、補正命令の日付 昭和６２年１１月２４日（発送日） ６、補正の対象 （１）願書の「出願人の代表者」の欄 （２）委任状 （３）図　面 ７、補正の内容 （１）（２）　　別紙の通り （３）　　　図面の浄書（内容に変更なし）８、添附書
類の目録 （１）訂正願書　　　　１通 （２）委任状及び訳文　　　　　　　　各１通（３）浄
書図面　　　　１通

Claims (1)

1. 【特許請求の範囲】 １、論理回路における欠陥の分離に用いられる回路要素
   のリストを生成する方法であって、該論理回路は複数の
   回路要素と該回路要素の予め定めたいくつかの出力にお
   ける複数のテストポイントを有し、該回路要素は連続す
   る段階に内部接続されて該テストポイントから上流に展
   開する複数の信号経路を形成し、該論理回路は複数の連
   続するクロックサイクルに従って演算を達成し、 （ａ）該論理回路の回路要素と論理回路テストポイント
   に相当する疑似（ｓｉｍｕｌａｔｅｄ）回路要素と疑似
   テストポイントを含む論理モデルを用いて該論理回路上
   での診断プロセジャーを疑似的に実行して該論理回路の
   予め定めた演算を達成するシミュレーション段階、 （ｂ）該診断プロセジャーの該疑似実行中の複数のクロ
   ックサイクルにおける疑似テストポイントの論理状態を
   格納する格納段階、 （ｃ）該格納された論理状態のいくつかを種（ｓｅｅｄ
   ）信号と特定し該種信号において予め定めた演算の誤動
   作が検出可能である特定段階、 （ｅ）各々の種信号を発生する疑似回路要素を調査して
   該調査中の疑似回路要素への入力として供給される信号
   の経路を同定する調査段階、（ｆ）予め定めた基準に基
   づいて種信号を発生する疑似回路要素を評価して該種信
   号によって示された誤動作を引き起こす可能性がない信
   号経路と疑似回路要素を削除する評価段階、 （ｇ）予め定めた基準に従って削除されなかった信号経
   路と疑似回路要素の一段上流の疑似回路要素を再帰的に
   評価する再帰的評価段階および、（ｈ）誤動作を引き起
   こす可能性のある候補として該削除されなかった回路要
   素を格納する段階より成ることを特徴とする方法。 ２、回路要素が予め定めた仮定した信号の組であるか否
   かの判定する段階をさらに含む特許請求の範囲第１項に
   記載の方法。 ３、前記評価段階が前記クロックサイクルの各々一つに
   対してなされ、 （ａ）回路要素がクロック同期であるかまたはクロック
   非同期であるかを判定し、 （ｂ）前記クロックサイクルの異なった一つにおける処
   理のために各クロック同期回路要素の論理状態を格納し
   、 （ｃ）各クロック非同期回路要素の出力の論理状態を格
   納し、 （ｄ）各クロック非同期回路要素の各入力の論理状態を
   別々に変更して入力論理状態における該変更が該出力論
   理状態に影響を与えるか否かを判定し、 （ｅ）入力の論理状態における変更が該出力論理状態に
   影響を与えない時各入力の上流の信号経路を削除し （ｆ）次の入力の論理状態における変更を行なう前に変
   更した入力論理状態を復帰する副段階より成る特許請求
   の範囲第１項に記載の方法。 ４、前記シミュレーション段階が （ａ）ホストコンピューターにシミュレーションプログ
   ラムをロードし、 （ｂ）ハードウェア加速器との連結のもとにホストコン
   ピューター上でシミュレーションプログラムを実行する
   副段階より成る特許請求の範囲第１項に記載の方法。 ５、前記特定段階が観測可能な信号の名前と該観測可能
   な信号の論理状態が前記論理回路の正常もしくは異常動
   作を示すところの特別なクロックサイクルとを特定する
   ことを含む特許請求の範囲第１項に記載の方法。 ６、連続した段階で内部的に接続された複数の回路要素
   を有し該回路要素が複数の信号経路と該回路要素の予め
   定めたいくつかの出力における複数のテストポイントと
   を形成し、連続したクロックサイクルに従って命令を実
   行する論理回路における欠陥を分離する方法であり、 （ａ）該論理回路上で診断プロセジャーを実行して該論
   理回路の誤動作を検出し、 （ｂ）クロックサイクルの予め定めたいくつかにおいて
   診断プロセジャーによって活性化されたテストポイント
   の予め定めたいくつかにおいて欠陥の指示を生じせしめ
   ることの可能な回路要素のリストを格納しそのような欠
   陥の指示を生じせしめることの不可能な回路要素を除外
   し、 （ｃ）欠陥分離プロセジャーを実行して前記の予め定め
   たテストポイントの論理状態を調査し、（ｄ）該調査中
   の論理状態を論理回路の正常動作中における予め定めた
   テストポイントの論理状態と比較し、 （ｅ）前記欠陥分離プロセジャーに含まれ前記比較段階
   によって同定された前記論理状態に対応する回路要素の
   リストを出力する段階より成る方法。 ７、前記欠陥分離プロセジャーを実行する段階が前記論
   理回路によってインターフェースされた付属のサービス
   プロセッサー上で実行される特許請求の範囲第６項に記
   載の方法。