JPS63126239A - ピングリツドアレイ - Google Patents

ピングリツドアレイ

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JPS63126239A
JPS63126239A JP61272190A JP27219086A JPS63126239A JP S63126239 A JPS63126239 A JP S63126239A JP 61272190 A JP61272190 A JP 61272190A JP 27219086 A JP27219086 A JP 27219086A JP S63126239 A JPS63126239 A JP S63126239A
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JP
Japan
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substrate
pins
pin
semiconductor chip
bonding
Prior art date
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Pending
Application number
JP61272190A
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English (en)
Inventor
Atsumi Hirata
平田　篤臣
Kensaku Morii
森井　賢作
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Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Publication date
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Priority to EP87116524A priority patent/EP0268181B1/en
Priority to US07/121,506 priority patent/US4868638A/en
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  • Computer Hardware Design (AREA)
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  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、ＩＣパフケーノなどにおける成形品のピング
リッドアレイに関するものである。
［背景技術］ ＩＣなど半導体のバッケーノにおいて素子の高機能化、
高密度化に伴うＩ１０数増加や、高速度化に従ってのリ
ード長の短縮化などの対応として、チップを実装する基
板の裏面に外部への電気接続用ピンとなるピンを股（す
たピングリッドアレイ（ＰＧＡと略称される）が実用化
されている。このピングリッドアレイは基板の裏面の全
面を利用して多数のピンを突設するようにしたもので、
ピンを機器の実装基板（マザーボード）に設けたソケッ
トやスルーホール等に差し込むことによって、マザーボ
ードへの取り付けをおこなうことができる。
そして第４図は基板１をｔＡ箔張りのプラス基材エポキ
シ樹脂積層板やガラス基材ポリイミドＬＭ　Ｎ積層板な
どで形成するようにした従来のピングリッドアレイＡを
示すものであり、銅箔をエツチングして放射状の回路１
２を基板１の表面に設けると共に回路１２のランド部分
で基板１にスルーホールとしてピン孔１３をドリルなど
で穿孔加工し、直径０　、５　ｍｍ程度のピン２の頭部
１４をピン孔１３内に圧入することによって、多数のピ
ン２を各回路１２と接続させた状態で基板１から突出さ
せて設けて、ピングリッドアレイ八を作成するようにし
たものである。そしてこのものでは基板１に実装した半
導体チップ３と放射状の各回路１２のインナーリード部
との間にワイヤーボンディング２０を施して、各回路１
２を介して半導体チップ３とピン２とを電気的に接続さ
せるようにしである。
しかしこのものでは、基板１に実装した半導体チップ３
とピン２を電気的に接続するものとして基板１に回路１
２を放射状に形成する必要があり、回路形成という工数
が増加する問題があると共に絶縁間隔を確保しつつ放射
状に多数本の回路１２を形成するために基板１はある程
度大きな面積を有するものとして形成する必要があり、
ピングリッドアレイ八を小形化する上で限界があるとい
う問題があった。さらにこのものでは、半導体チップ３
と回路１２とのボンディング接続及び回路１２とピン２
との接触接続の二箇所の接続で半導体チップ３とピン２
とは電気的に接続されているものであって、接続箇所が
このように二箇所必要であるために接続の工数が増加す
ると共に接続の信頼性が低下することになるという問題
もあった。
［発明の目的］ 本発明は、上記の点に鑑みて為されたものであり、基板
に回路形成する必要なく半導体チップとピンとを電気的
に接続することができ、しかも半導体チップとピンとの
接続の信頼性を高めることができると共に接続工数を少
なくすることができるピングリッドアレイを提供するこ
とを目的とするものである。
［発明の開示１ しかして本発明に係るピングリッドアレイは、基板１に
基部を埋入して固定した複数本のピン２を基板１から突
出させて設けると共にピン２の基端面を基板１から露出
させ、基板１に実装した半導体チップ３と各ピン２の基
端面とをボンディング接続して成ることを特徴とするも
のであり、半導体チップ３と各ピン２とを直接ボンディ
ング接続することができるようにすることによって、基
板１に回路形成する必要なく半導体チップ３とピン２と
を電気的に接続できるようにし、さらに半導体チップ３
とピン２との接続の信頼性を高めることがでさると共に
接続工数を少なくすることができるようにしたものであ
って、以下本発明を実施例により詳述する。
第１図（勿論実物大を示すものではない）は本発明の一
実施例を示すものであって、基板１は合成樹脂成形材料
を射出成形やトランス７７−成形などで成形することに
よって成形品として作成することができるものであり、
そしてこのように基板１を成形する際にピン２の基部を
基板１内に埋入させるようインサート成形することによ
って、基板１に多数本のピン２を平行に突出するように
取り付けることができる。基板１を構成する合成樹脂と
しては、フェノール、エポキシ、シリコン、ポリイミド
などの熱硬化性樹脂や、ポリフェニレンサルファイド、
ポリサル７オン、ポリエーテルスルホン、ボリアリール
スルホンなどの熱可塑性樹脂を用いることができる。実
績的に信頼性のある面ではエポキシ樹脂を、また可撓性
や機械的強度、耐熱性の点からは後者の熱可塑性樹脂を
用いるのが好ましい。ピン２は紬方向全長に亘って断面
円形に形成されるものであって、その頭部となる基部に
はピン２の全周から突出される一対の円形の鍔１１が設
けである。
第１図の実施例では放熱体１７が基板１へのインサート
成形で埋入固着してあり、基板１の一部を構成すること
になるこの放熱体１７の表面にＩＣチップなどの半導体
チップ３を実装するようにしである。放熱体１７として
は熱伝導性に優れた銅、鉄、アルミニウム、セラミック
などで形成したものを用いることがでさる。そしてピン
２はその基端面２ａが基板１の表面から露出するように
基部を基板１にインサートして取り付けられているもの
であり、第３図に示すように放熱体１７の周囲に沿って
二列で基板１に取り付けるようにし、内側の列のピン２
と外側の列のピン２とが互い違いにずれる配列になるよ
うにしである。また第１図の実施例のように内側のピン
２と外側のピン２の各基端面２　ａ、　２　ａが同一平
面内に位置するようにする他、第２図の実施例のように
外側のピン２の基端面２ａが内側のピン２の基端面２ａ
よりも高くなるようにしてもよい。
そして上記のようにして形成されるピングリッドアレイ
Ａにあって、基板１の表面に実装された半導体チップ３
と各ピン２とを電気的に接続するにあたっては、半導体
チップ３のパッド部と各ピン２の基端面２ａとの間にワ
イヤー２０をボンディングすることによっておこなうこ
とができる。このように半導体チフブ３と各ピン２とは
ボンディングで直接接続されるために、基板１に回路を
形成するような必要はなく、従って回路形成の工程が不
要になると共に回路形成のための面積を基板１に確保す
る必要がなくなって基板１を小型化することが可能にな
り、基板の面積は第４図の従来のものの１７３〜１／４
になる。また基板１に回路を設けて半導体チップ３とピ
ン２とを電気的に接続するようにした場合には、ピン２
−の本数の増加による回路の本数の増加に対応するため
に回路を基板に多層構成で設けなければならないことが
あり、この場合には基板１の作成に非常に多くの手間を
要することになるが、本発明′では回路が不要であるた
めにこのような問題はない。ここで、第２図の実施例の
ように外側のピン２の基端面２ａを内側のピン２の基端
面２ａよりも一段高（なるようにしておけば、内側のピ
ン２と外側のピン２にそれぞれ施したワイヤー２０が交
差したり、外側のピン２に施したワイヤー２０が内側の
ピン２にかかったりすることを防止することができるこ
とになる。また半導体チップ３とピン２との間のボンデ
ィングは、可撓性フィルムに回路を放射状に設けてフレ
キシブル配線板として形成したテープキャリア（Ｔａｐ
ｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ：ＴＡＢ）を
用い、テープキャリアをヒートシールさせることによっ
てテープキャリアの各回路を半導体チップのパッド部と
ピン２の基端面２ａとの間に接続させることで、一括し
てボンディングをおこなうようにすることもできる。こ
のテープキャリアを用いたボンディングの適用は、ＭＳ
１図の実施例に示すような内側のピン２と外側のピン２
の各基端面２ａが同一平面に位置するものの場合に容易
である。
［発明の効果］ 上述のように本発明は、基板に基部を埋入して固定した
複数本のピンを基板から突出させて設けると共にピンの
基端面を基板から露出させ、基板に実装した半導体チッ
プと各ピンの基端面とをボンディング接続するようにし
たので、半導体チップと各ピンとは直接接続されること
になって基板に回路を形成するような必要はなく、回路
形成の工程が不要になると共に回路形成のための面積を
基板に確保する必要がな（なって基板を小型化すること
が可能になるものであり、また半導体チップと各ピンと
は直接接続されるために接続の工数を低減することがで
きると共に接続の箇所を少なくして半導体チップとピン
との接続信頼性を高めることができるものである。
【図面の簡単な説明】
ｔＪＳｉ図は本発明の一実施例の断面図、第２図は同上
の他の実施例の断面図、第３図は同上の平面図、第４図
は従来例の断面図である。 １は基板、２はピン、３は半導体チップである。 代理人　弁理士　石　１）艮　七 １・・・基板 ２・・・ピン ３・・・半導体チップ 第１図 第２図 第３図 第４図 手続補正書（自発） 昭和６２年２月６日

Claims (1)

    【特許請求の範囲】
  1. （１）基板に基部を埋入して固定した複数本のピンを基
    板から突出させて設けると共にピンの基端面を基板から
    露出させ、基板に実装した半導体チップのパッド部と各
    ピンの基端面とをボンディング接続して成ることを特徴
    とするピングリッドアレイ。
JP61272190A 1986-11-15 1986-11-15 ピングリツドアレイ Pending JPS63126239A (ja)

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Application Number Priority Date Filing Date Title
JP61272190A JPS63126239A (ja) 1986-11-15 1986-11-15 ピングリツドアレイ
DE8787116524T DE3780764T2 (de) 1986-11-15 1987-11-09 Gegossenes kunststoff-chip-gehaeuse mit steckermuster.
EP87116524A EP0268181B1 (en) 1986-11-15 1987-11-09 Plastic molded pin grid chip carrier package
US07/121,506 US4868638A (en) 1986-11-15 1987-11-13 Plastic molded pin grid chip carrier package

Applications Claiming Priority (1)

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JP61272190A JPS63126239A (ja) 1986-11-15 1986-11-15 ピングリツドアレイ

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JPS63126239A true JPS63126239A (ja) 1988-05-30

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ID=17510341

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