JPS63124612A - Oscillation circuit - Google Patents
Oscillation circuitInfo
- Publication number
- JPS63124612A JPS63124612A JP61269762A JP26976286A JPS63124612A JP S63124612 A JPS63124612 A JP S63124612A JP 61269762 A JP61269762 A JP 61269762A JP 26976286 A JP26976286 A JP 26976286A JP S63124612 A JPS63124612 A JP S63124612A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- voltage
- time
- input
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は発振回路に関し、特にＣＭＯ３型Ｏ３バータを
用いた発振回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an oscillation circuit, and particularly to an oscillation circuit using a CMO3 type O3 converter.
従来、ＣＭＯ３型Ｏ３バータを用いた発振回路は、第３
図に示すように直列接続された３個のＣＭＯ５型インバ
ータＩ１．Ｉｆ、ｒｚと、インバータ■２の出力側とイ
ンバータ■、の入力側との間に接続されたコンデンサＣ
と、インバータ■３の出力側とインバータＩ、の入力側
との間に接続された抵抗Ｒによって構成されていた。Conventionally, an oscillation circuit using a CMO3 type O3 converter has a third
As shown in the figure, three CMO5 type inverters I1. If, rz, and the capacitor C connected between the output side of inverter ■2 and the input side of inverter ■.
and a resistor R connected between the output side of inverter 3 and the input side of inverter I.
上述した従来の発振回路は、第４図にインバータ■、の
入力側の電圧波形を示すように、その動作状態において
インバータｒｚの出力電圧が零から電源電圧ＶＣＣまで
変化する瞬間においてはインバータ■１の入力側にはイ
ンバータ■１の入カスレジホールド電圧＋ＶＣＣの電圧
が瞬間的に加わり、またインバータ■２の出力電圧が電
源電圧ｖｃｃから零まで変化する瞬間においてはインバ
ータＩ。In the conventional oscillation circuit described above, as shown in FIG. 4 showing the voltage waveform on the input side of inverter 1, at the moment when the output voltage of inverter rz changes from zero to power supply voltage VCC in its operating state, inverter 1 The input voltage of inverter I is instantaneously applied to the input voltage of inverter I, and at the moment when the output voltage of inverter I changes from the power supply voltage vcc to zero.
の入力側にはインバータ１．の人カスレジホールド電圧
＝■。の電圧が瞬間的に加わる。On the input side of the inverter 1. Human cassage hold voltage = ■. voltage is applied momentarily.
従って、従来の発振回路においては、Ｃ〜ｆＯ３型イン
バータの入力側に電源電圧ＶＣＣを越える電圧及び零を
下回る電圧が加わることになる。これは素子の電源端子
とグランド端子の間が殆ど導通状態となるＣＭＯ３型Ｏ
３素子特有の現象であるラッチアップと呼ばれる現象の
発生条件であるため、発振回路としての（ｔｔ’ｌ’を
性が低下するという問題がある。Therefore, in the conventional oscillation circuit, a voltage exceeding the power supply voltage VCC and a voltage below zero are applied to the input side of the C to fO3 type inverter. This is a CMO3 type O in which the power supply terminal and ground terminal of the element are almost in a conductive state.
Since this is a condition for the occurrence of a phenomenon called latch-up, which is a phenomenon peculiar to three elements, there is a problem that the performance of (tt'l') as an oscillation circuit is deteriorated.
本発明は０ＭＯ３型インバータを使用した発振回路にお
いて、０ＭＯ３型インバータの入力側に電源電圧を越え
る電圧または零を下回る電圧が印加されることを防止し
、信転性の高い発振回路を提供することを目的としてい
る。The present invention provides an oscillation circuit using a 0MO3 type inverter, which prevents a voltage exceeding the power supply voltage or a voltage below zero from being applied to the input side of the 0MO3 type inverter, and has high reliability. It is an object.
本発明の発振回路は、ＣＭＯＳ型の第１．第２及び第３
のインバータを直列に接続し、この第２のインバータの
出力側と第１のインバータの入力側の間に第１のコンデ
ンサを接続し、第３のインバータの出力側と第１のイン
バータの入力端の間に抵抗を接続し、かつ第１のインバ
ータの入力側に第１のインバータの入力電圧の振幅を制
限する第２のコンデンサを接続した構成としている。The oscillation circuit of the present invention has a CMOS type first oscillation circuit. 2nd and 3rd
inverters are connected in series, a first capacitor is connected between the output side of the second inverter and the input side of the first inverter, and a first capacitor is connected between the output side of the third inverter and the input side of the first inverter. A resistor is connected between them, and a second capacitor for limiting the amplitude of the input voltage of the first inverter is connected to the input side of the first inverter.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の回路図であり、直列接続し
た第１．第２及び第３のインバータからなる３個のＣＭ
Ｏ３形インバータＩｔ、 丁２．■よと、第２のイン
バータ■２の出力側と第１のインバータ■１の入力側と
の間に接続した第１のコンデンサＣ１と、第３のインバ
ータＩ３の出力側と第１のインバータ■、の入力側との
間に接続した抵抗Ｒと、第１のインバータ１１の入力側
に接続した第２のコンデンサＣ２とで構成している。FIG. 1 is a circuit diagram of an embodiment of the present invention, in which a first . Three CMs consisting of second and third inverters
O3 type inverter It, 2. ■A first capacitor C1 connected between the output side of the second inverter ■2 and the input side of the first inverter ■1, and a first capacitor C1 connected between the output side of the third inverter I3 and the first inverter ■ , and a second capacitor C2 connected to the input side of the first inverter 11.
また、第２図はこの実施例における各部の電圧波形であ
り、第１のインバータ■１の入力電圧波形（ａ）と、第
２のインバータ１２の出力電圧波形（ｂ）と、第３のイ
ンバータＩ：ｌの出力電圧波形（Ｃ）を夫々示している
・。FIG. 2 shows the voltage waveforms of each part in this embodiment, including the input voltage waveform (a) of the first inverter 1, the output voltage waveform (b) of the second inverter 12, and the waveform of the third inverter 12. The output voltage waveforms (C) of I:l are shown respectively.
第２図に示すように、例えば時間１．においては、第１
のインバータ１．の入力電圧がこのインバータｈのスレ
シホールド電圧以上になると、これにより第１のインバ
ータ１１の出力電圧が零となり、続いて第２のインバー
タｒ２の出力電圧が電源電圧■。となり、更に第３のイ
ンバータＩ３の出力電圧が零となる。As shown in FIG. 2, for example, time 1. In the first
Inverter 1. When the input voltage of the inverter h becomes equal to or higher than the threshold voltage of the inverter h, the output voltage of the first inverter 11 becomes zero, and then the output voltage of the second inverter r2 becomes the power supply voltage (2). Then, the output voltage of the third inverter I3 becomes zero.
この瞬間において、第２のインバータＩ２の出力電圧の
変化は、第１のコンデンサＣＩを通して第１のインバー
タＬの入力電圧を、
だけ変化させる。但し、ＣＩ＋Ｃｔは夫々第１゜第２あ
コンデンサＣ１，Ｃｔの夫々の静電容量である。At this instant, the change in the output voltage of the second inverter I2 changes the input voltage of the first inverter L through the first capacitor CI by . However, CI+Ct is the capacitance of the first and second capacitors C1 and Ct, respectively.
第１のインバータ■１の入力電圧はその後抵抗Ｒによる
放電電流ために次第に変化される。この電圧は次の式で
示される。The input voltage of the first inverter 1 is then gradually changed due to the discharge current through the resistor R. This voltage is expressed by the following formula:
但し、ＶｙＨは第１のインバータＩ、の入カスレジホー
ルド電圧、ｒは抵抗Ｒの抵抗値、ｔは時間ｔ１からの経
過時間である。However, VyH is the input resistor voltage of the first inverter I, r is the resistance value of the resistor R, and t is the elapsed time from time t1.
第１のインバータ■１の入力電圧は時間ｔ、からの時間
経過によって次第に低下し、時間ｔ２においてはこのイ
ンバータｒ、の入力電圧がインバータ１．の入カスレジ
ホールド電圧以下となる。The input voltage of the first inverter 1 gradually decreases as time passes from time t, and at time t2, the input voltage of the inverter 1. The input voltage will be less than the hold voltage.
これにより第１のインバータ１＋ の出力電圧が電源電
圧ＶＣＣとなり、第２のインバータＩ２の出力電圧が零
となり、第３のインバータ■３の出力電圧が電源電圧■
Ｃｃとなる。As a result, the output voltage of the first inverter 1+ becomes the power supply voltage VCC, the output voltage of the second inverter I2 becomes zero, and the output voltage of the third inverter 3 becomes the power supply voltage VCC.
It becomes Cc.
この瞬間において、第２のインバータＩ２の出力電圧の
変化は第１のコンデンサＣ１を通して第１のインバータ
１．の入力電圧を、
だけ変化させる。第１のインバータＩ、の入力電圧はそ
の後抵抗Ｒによる充電電流のために、次第但し、ｔは時
間ｔ２からの経過時間である。At this instant, the change in the output voltage of the second inverter I2 is transmitted through the first capacitor C1 to the first inverter 1. Change the input voltage of . The input voltage of the first inverter I then changes due to the charging current through the resistor R, where t is the elapsed time from time t2.
第１のインバータＩｔの入力端子は時間ｔ２からの時間
経過によって次第に上昇し、時間も、においては前に述
べた時間１．の状態と同じとなり従って時間ｔ１以後と
同じ動作を繰り返し、発振が継続される。The input terminal of the first inverter It gradually rises as time passes from time t2, and at time 1. Therefore, the same operation as after time t1 is repeated, and oscillation continues.
上記の発振状態における第３のインパークＩ３の出力電
圧が端子ＯＵＴを介して出力される。The output voltage of the third impark I3 in the above oscillation state is outputted via the terminal OUT.
したがって、第１図に示される発振回路において、 及び を満たすような第１及び第２のコンデンサＣＩ。Therefore, in the oscillation circuit shown in FIG. as well as The first and second capacitors CI satisfy the following criteria.
Ｃ２を接続することにより、ＣＭＯ３型Ｏ３バータの入
力電圧をいかなる瞬間においても零以上及び電源電圧Ｖ
５（以下に保つことができ、ラッチアップ発生の可能性
のない信頼性の高い発振回路を得ることができる。By connecting C2, the input voltage of the CMO3 type O3 converter can be kept above zero and the power supply voltage V at any moment.
5 (or less), and a highly reliable oscillation circuit without the possibility of latch-up occurring can be obtained.
以上説明したように本発明は、ＣＭＯ３型の第１、第２
及び第３のインバータを直列に接続するとともに、第１
及び第２のコンデンサと抵抗とで発振回路を構成してい
るので、ラフチアツブを防止した信頼性の高い発振回路
を得ることができる。As explained above, the present invention provides the first and second CMO3 type
and a third inverter are connected in series, and the first
Since the oscillation circuit is constituted by the second capacitor and the resistor, it is possible to obtain a highly reliable oscillation circuit that prevents rough drop.
第１図は本発明の一実施例の回路図、第２図は第１図の
回路における各部の電圧波形図、第３図は従来の発振回
路の回路図、第４図は第３図の回路の主要部の電圧波形
図である。
１、・・・第１のインバータ、工２・・・第２のインバ
ータ、■、・・・第３のインパーク、Ｃ３・・・第１の
コンデンサ、Ｃ２・・・第２のコンデンサ、Ｒ・・・抵
抗、ＯＵＴ・・・出力端子。
第１図
律２０つンプ′ンプ
第２図
！、 ↑２ ｔ。Fig. 1 is a circuit diagram of an embodiment of the present invention, Fig. 2 is a voltage waveform diagram of each part in the circuit of Fig. 1, Fig. 3 is a circuit diagram of a conventional oscillation circuit, and Fig. 4 is a diagram of the circuit of Fig. 3. FIG. 3 is a voltage waveform diagram of the main parts of the circuit. 1,...first inverter, 2...second inverter, ■,...third impark, C3...first capacitor, C2...second capacitor, R ...Resistance, OUT...Output terminal. Figure 1: 20 ump'ump Figure 2! , ↑2t.
Claims (1)
直列に接続し、この第２のインバータの出力側と第１の
インバータの入力側の間に第１のコンデンサを接続し、
第３のインバータの出力側と第１のインバータの入力側
の間に抵抗を接続し、かつ第１のインバータの入力側に
第１のインバータの入力電圧の振幅を制限する第２のコ
ンデンサを接続したことを特徴とする発振回路。(1) CMOS type first, second, and third inverters are connected in series, and a first capacitor is connected between the output side of the second inverter and the input side of the first inverter,
A resistor is connected between the output side of the third inverter and the input side of the first inverter, and a second capacitor for limiting the amplitude of the input voltage of the first inverter is connected to the input side of the first inverter. An oscillation circuit characterized by the following.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269762A JPS63124612A (en) | 1986-11-14 | 1986-11-14 | Oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269762A JPS63124612A (en) | 1986-11-14 | 1986-11-14 | Oscillation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124612A true JPS63124612A (en) | 1988-05-28 |
Family
ID=17476795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61269762A Pending JPS63124612A (en) | 1986-11-14 | 1986-11-14 | Oscillation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124612A (en) |
-
1986
- 1986-11-14 JP JP61269762A patent/JPS63124612A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0658974A1 (en) | Oscillator circuit having a CMOS inverter and resonant element | |
| JPH09312968A (en) | Charge pump circuit | |
| JPH02146815A (en) | Input circuit for semiconductor integrated circuit | |
| JPS63124612A (en) | Oscillation circuit | |
| US3883825A (en) | Integrated circuit relaxation oscillator having minimal external pads | |
| US6215370B1 (en) | Crystal oscillator circuit with crystal reducing resistance and integrated circuit therefor | |
| JPS63124613A (en) | Oscillation circuit | |
| JPH02147828A (en) | Temperature detection circuit | |
| JPS6049365B2 (en) | Low power consumption crystal oscillator circuit | |
| SU974554A1 (en) | Redundancy pulse generator | |
| JPS62107A (en) | Semiconductor device | |
| JPH0719012Y2 (en) | Voltage detection circuit | |
| JPS5936036Y2 (en) | CMOS oscillation circuit | |
| JPH0521442B2 (en) | ||
| JPH0237825A (en) | Analog delaying circuit | |
| JPH03101159A (en) | Semiconductor integrated circuit | |
| JP2600707B2 (en) | Boost circuit | |
| JPS59225603A (en) | Oscillating circuit | |
| JPS63296261A (en) | Noise lowering circuit | |
| JPH04347925A (en) | Power-on reset circuit | |
| JPH0347609B2 (en) | ||
| JPH07236269A (en) | Method and equipment for controlling output voltage of charge pump | |
| JPH029211A (en) | Capacitor coupled circuit | |
| JPS61109312A (en) | Signal delay circuit | |
| JPS62126707A (en) | Synchronizing pulse generating circuit |