JPS63123227A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS63123227A JPS63123227A JP27019386A JP27019386A JPS63123227A JP S63123227 A JPS63123227 A JP S63123227A JP 27019386 A JP27019386 A JP 27019386A JP 27019386 A JP27019386 A JP 27019386A JP S63123227 A JPS63123227 A JP S63123227A
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- Japan
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- circuit
- voltage
- capacitor
- current
- signal
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Links
- 239000003990 capacitor Substances 0.000 claims abstract description 26
- 238000001514 detection method Methods 0.000 claims abstract description 10
- 230000010485 coping Effects 0.000 abstract 1
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はアナログ、ディジタル変換器（以下。
Ａ／Ｄ変換器）に関する。
〈従来の技術〉
従来この種のＡ／Ｄ変換器としては１例えば第３図に示
されているようなものが知られており。
されているようなものが知られており。
まず、この従来例を第４図の波形図を参照して説明する
。Ａ／Ｄ変換に際しては、アナログスイッチ１をオンに
、アナログスイッチ２をオフにして、入力端子３に印加
される被変換アナログ信号Ａを所定時間Ｔ５（第４図参
照）だけ積分回路５に供給する。積分回路５は被変換ア
ナログ信号Ａを第１の所定時間にわたり積分し、積分回
路５の出力信号Ｂは負電圧側に新城する。したがって、
比較器６の出力Ｃは低レベルに留まる。やがて、所定時
間Ｔ５が経過すると、制御回路７はアナログスイッチ１
をオフ、アナログスイッチ２をオンにして電源８から負
電圧を積分回路５に供給するとともに、内部に設けられ
ているゲート回路（図示せず）にゲート制御信号りを供
給してクロック発生器９から送出されるクロックパルス
Ｅを計数回路１０に転送する。負電圧の供給された積分
回路５の出力信号Ｂは徐々に上昇し、被変換アナログ信
号Ａの電圧レベルに対応した時間Ｔ６の後に０レベルに
復帰する。その結果、比較器６の出力Ｃは高レベルに復
帰し、この出力Ｃに応答して制御回路７はアナログスイ
ッチ１．２を再び切り換えるとともにゲート制御信号り
を低レベルに移行させて計数回路１０へのカウントパル
スＦの供給を停止する。したがって、計数回路１０には
時間Ｔ６゜すなわち被変換アナログ信号のレベルに対応
した計数値が残り、該計数値に基づくディジタル信号が
ラッチ・演算回路１１から出力される。
。Ａ／Ｄ変換に際しては、アナログスイッチ１をオンに
、アナログスイッチ２をオフにして、入力端子３に印加
される被変換アナログ信号Ａを所定時間Ｔ５（第４図参
照）だけ積分回路５に供給する。積分回路５は被変換ア
ナログ信号Ａを第１の所定時間にわたり積分し、積分回
路５の出力信号Ｂは負電圧側に新城する。したがって、
比較器６の出力Ｃは低レベルに留まる。やがて、所定時
間Ｔ５が経過すると、制御回路７はアナログスイッチ１
をオフ、アナログスイッチ２をオンにして電源８から負
電圧を積分回路５に供給するとともに、内部に設けられ
ているゲート回路（図示せず）にゲート制御信号りを供
給してクロック発生器９から送出されるクロックパルス
Ｅを計数回路１０に転送する。負電圧の供給された積分
回路５の出力信号Ｂは徐々に上昇し、被変換アナログ信
号Ａの電圧レベルに対応した時間Ｔ６の後に０レベルに
復帰する。その結果、比較器６の出力Ｃは高レベルに復
帰し、この出力Ｃに応答して制御回路７はアナログスイ
ッチ１．２を再び切り換えるとともにゲート制御信号り
を低レベルに移行させて計数回路１０へのカウントパル
スＦの供給を停止する。したがって、計数回路１０には
時間Ｔ６゜すなわち被変換アナログ信号のレベルに対応
した計数値が残り、該計数値に基づくディジタル信号が
ラッチ・演算回路１１から出力される。
〈発明の解決しようとする問題点〉
しかしながら、上記従来のＡ／Ｄ変換器では。
他の回路と共通のクロック発生器を使用するためにクロ
ックパルスの周波数を低く設定しなければならないとき
には、所定時間Ｔ５．あるいはその後のカウントパルス
の供給時間（時間Ｔ６）を長くしなければ正確なＡ／Ｄ
変換を行なうことができない、かかる時間Ｔ５．Ｔ６の
設定には積分回路の時定数が関与しているので、時間Ｔ
５、Ｔ６を長くするには積分回路を構成するコンデンサ
や抵抗体の容量値と抵抗値を大きくしなければならない
、したがって、クロックパルスの周波数を低下させるに
は、上記容量値や抵抗値の増加を図らなければならず、
Ａ／Ｄ変換器を集積回路にする場合には、特に第３図に
示された積分回路中のコンデンサや抵抗体に加えて、容
量値および抵抗値を増加させるための新たなコンデンサ
や抵抗体が必要になり、部品数が増加し製品の価格も上
昇するという問題点があった。それで、本発明はクロッ
ク周波数の変更に対処し易い、集積回路化に適したＡ／
Ｄ変換器を提供するものである。
ックパルスの周波数を低く設定しなければならないとき
には、所定時間Ｔ５．あるいはその後のカウントパルス
の供給時間（時間Ｔ６）を長くしなければ正確なＡ／Ｄ
変換を行なうことができない、かかる時間Ｔ５．Ｔ６の
設定には積分回路の時定数が関与しているので、時間Ｔ
５、Ｔ６を長くするには積分回路を構成するコンデンサ
や抵抗体の容量値と抵抗値を大きくしなければならない
、したがって、クロックパルスの周波数を低下させるに
は、上記容量値や抵抗値の増加を図らなければならず、
Ａ／Ｄ変換器を集積回路にする場合には、特に第３図に
示された積分回路中のコンデンサや抵抗体に加えて、容
量値および抵抗値を増加させるための新たなコンデンサ
や抵抗体が必要になり、部品数が増加し製品の価格も上
昇するという問題点があった。それで、本発明はクロッ
ク周波数の変更に対処し易い、集積回路化に適したＡ／
Ｄ変換器を提供するものである。
く問題点を解決するための手段、作用および効果〉
本発明に係わるＡ／Ｄ変換器は、まず、基準電圧信号を
定電流回路に供給して該基準電圧信号の電圧値に対応し
た値の出力電流を得る。この電流はカレントミラー回路
でミラー比倍されてコンデンサに供給され、コンデンサ
の電圧は上昇する。
定電流回路に供給して該基準電圧信号の電圧値に対応し
た値の出力電流を得る。この電流はカレントミラー回路
でミラー比倍されてコンデンサに供給され、コンデンサ
の電圧は上昇する。
コンデンサの電圧が所定値に達すると比較器が検出信号
を出力し、この検出信号に制御されて計数手段はクロッ
クパルスの計数を行なう１次に、被変換アナログ信号が
定電流回路に供給されて、その電圧値に対応した値の出
力電流を得る。この出力電流もミラー比倍されてコンデ
ンサに供給され。
を出力し、この検出信号に制御されて計数手段はクロッ
クパルスの計数を行なう１次に、被変換アナログ信号が
定電流回路に供給されて、その電圧値に対応した値の出
力電流を得る。この出力電流もミラー比倍されてコンデ
ンサに供給され。
コンデンサの電圧が所定値に達すると比較器が検出信号
を出力し、この検出信号に制御されて計数手段のクロッ
クパルスの計数値が定まる。したがって、被変換アナロ
グ信号の電圧値はクロックパルスの計数値に対応し、こ
の計数値に基づきディジタル信号が形成できる。かかる
Ａ／Ｄ変換器にあっては、コンデンサの電圧上昇速度を
カレントミラー回路のミラー比を変更して行なうことが
でき、低周波数のクロックパルスを使用しなければなら
ない場合でもカレントミラー回路を構成するトランジス
タのサイズ（トランジスタ比）の変更で対処することも
でき１部品数の増加、製品価格の上昇を防止することが
できる。
を出力し、この検出信号に制御されて計数手段のクロッ
クパルスの計数値が定まる。したがって、被変換アナロ
グ信号の電圧値はクロックパルスの計数値に対応し、こ
の計数値に基づきディジタル信号が形成できる。かかる
Ａ／Ｄ変換器にあっては、コンデンサの電圧上昇速度を
カレントミラー回路のミラー比を変更して行なうことが
でき、低周波数のクロックパルスを使用しなければなら
ない場合でもカレントミラー回路を構成するトランジス
タのサイズ（トランジスタ比）の変更で対処することも
でき１部品数の増加、製品価格の上昇を防止することが
できる。
〈実施例〉
次に本発明の一実施例について第１図を用いて説明する
。なお、従来例と同一構成には同一符号を付し、説明は
省略する。被変換アナログ信号入力端子３とアナログス
イッチ１の第１の端子とを接続し、アナログスイッチ２
の第１の端子と標準電源８′の第１の端子とを接続し、
アナログスイッチ１の第２の端子とアナログスイッチ２
の第２の端子と演算増幅器２１の第１の入力端子とＮチ
ャンネル電界効果トランジスタ（以下Ｎ ｃ ｈ Ｆ
ＥＴと称す）２２のドレインとを共通接続し、演算増幅
器２１の出力端子とＮｃｈＦＥＴ２３のゲートとを接続
し、Ｎ ｃ ｈ Ｆ Ｅ Ｔ ２３のソースと抵抗体２
４の第１の端子と演算増幅器２１の第２の入力端子とを
共通接続し、ＮｃｈＦＥＴ２３のドレインとＰチャンネ
ル電界効果トランジスタ（以下ＰｃｈＦＥ’Ｔと称す）
２５のドレインとＰｃｈＦＥＴ２５のゲートとＰｃｈＦ
ＥＴ２６のゲートとを共通接続し、ＰｃｈＦＥＴ２６の
ドレインとコンデンサ２７の第１の端子とＮｃｈＦＥＴ
２８のドレインと比較器６の入力端子とを共通接続し、
基準電源８′の第２の端子とＮ ｃ ｈ Ｆ Ｅ Ｔ
２２のソースと抵抗体２４の第２の端子とコンデンサ２
７の第２の端子とＮｃｈＦＥＴ２８のソースとを第１の
電源としての接地端子に共通接続し、ＰｃｈＦＥＴ２５
のソースとＰ ｃ ｈ Ｆ Ｅ Ｔ ２６のソースとを
第２の電源に共通接続する。さらに任意の周波数のクロ
ックを発生するクロック発生器９の出力と比較器６の出
力とを入力し、アナログスイッチ１．２とＮ ｃ ｈ
Ｆ Ｅ Ｔ ２２．２８とのオン、オフ動作を制御し、
かつクロック出力を制御する制御回路７、さらに制御回
路７で制御されたクロック出力のクロック数を計数する
計数回路１０、さらに、計数回路１０の出力をラッチ及
び演算しディジタル信号を出力するラッチ・演算回路１
１で構成される１本実施例のＡＤ変換器の場合、Ａ／Ｄ
Ｑ換に際しては、まず、アナログスイッチ１．２をオフ
しＮｃｈＦＥＴ２２，２８をオンすると、コンデンサ２
７の電荷は放電され、ａ点の電位は第１の電源電位（Ｑ
Ｖ）となる（第２図Ｔ１時間の動作）０次にＮｃｈＦＥ
Ｔ２２，２８とアナログスイッチ１とをオフし、アナロ
グスイッチ２をオンすると、定電流回路３１には基準電
源が供給され、定電流としてＩｒ５ｆが得られる。
。なお、従来例と同一構成には同一符号を付し、説明は
省略する。被変換アナログ信号入力端子３とアナログス
イッチ１の第１の端子とを接続し、アナログスイッチ２
の第１の端子と標準電源８′の第１の端子とを接続し、
アナログスイッチ１の第２の端子とアナログスイッチ２
の第２の端子と演算増幅器２１の第１の入力端子とＮチ
ャンネル電界効果トランジスタ（以下Ｎ ｃ ｈ Ｆ
ＥＴと称す）２２のドレインとを共通接続し、演算増幅
器２１の出力端子とＮｃｈＦＥＴ２３のゲートとを接続
し、Ｎ ｃ ｈ Ｆ Ｅ Ｔ ２３のソースと抵抗体２
４の第１の端子と演算増幅器２１の第２の入力端子とを
共通接続し、ＮｃｈＦＥＴ２３のドレインとＰチャンネ
ル電界効果トランジスタ（以下ＰｃｈＦＥ’Ｔと称す）
２５のドレインとＰｃｈＦＥＴ２５のゲートとＰｃｈＦ
ＥＴ２６のゲートとを共通接続し、ＰｃｈＦＥＴ２６の
ドレインとコンデンサ２７の第１の端子とＮｃｈＦＥＴ
２８のドレインと比較器６の入力端子とを共通接続し、
基準電源８′の第２の端子とＮ ｃ ｈ Ｆ Ｅ Ｔ
２２のソースと抵抗体２４の第２の端子とコンデンサ２
７の第２の端子とＮｃｈＦＥＴ２８のソースとを第１の
電源としての接地端子に共通接続し、ＰｃｈＦＥＴ２５
のソースとＰ ｃ ｈ Ｆ Ｅ Ｔ ２６のソースとを
第２の電源に共通接続する。さらに任意の周波数のクロ
ックを発生するクロック発生器９の出力と比較器６の出
力とを入力し、アナログスイッチ１．２とＮ ｃ ｈ
Ｆ Ｅ Ｔ ２２．２８とのオン、オフ動作を制御し、
かつクロック出力を制御する制御回路７、さらに制御回
路７で制御されたクロック出力のクロック数を計数する
計数回路１０、さらに、計数回路１０の出力をラッチ及
び演算しディジタル信号を出力するラッチ・演算回路１
１で構成される１本実施例のＡＤ変換器の場合、Ａ／Ｄ
Ｑ換に際しては、まず、アナログスイッチ１．２をオフ
しＮｃｈＦＥＴ２２，２８をオンすると、コンデンサ２
７の電荷は放電され、ａ点の電位は第１の電源電位（Ｑ
Ｖ）となる（第２図Ｔ１時間の動作）０次にＮｃｈＦＥ
Ｔ２２，２８とアナログスイッチ１とをオフし、アナロ
グスイッチ２をオンすると、定電流回路３１には基準電
源が供給され、定電流としてＩｒ５ｆが得られる。
工ｒｅｆ＝ｖｒｅｆ／Ｒ・・・・ （１式）１式におい
て、Ｉｒｅｆは基準電源入力時の定電流回路の出力電流
、Ｖｒｅｆは基準電源の電圧、Ｒは抵抗２４の抵抗値で
ある。さらにカレントミラー回路３２のトランジスタ比
（以下、Ｔｒサイズ比（ミラー比））を ＰｃｈＦＥＴ２５ ： ＰｃｈＦＥＴ２６＝１ ： ｎ
とすれば、コンデンサ２７にはＩ ｒｅｆのｎ倍の電流
で充電される。したがってａ点の電位は時間の関数で表
わされ Ｖａ （ｔ）＝ （ｎＸＩｒｅｆＸｔ）／Ｃ＝ （ｎｘ
Ｖｒｅｆｘｔ）／ （ＣＸＲ）・・・・ （２式） となり、第２図のＴ２の時間経過すると比較器６の任意
の電圧レベルに達し出力が反転する。２式において、Ｖ
ａはａ点の電位、ｎはミラー比、Ｃはコンデンサ２７の
容量値、ｔは時間である６次にもう一度アナログスイッ
チ１，２をオフし、ＮｃｈＦＥＴ２２．２８をオンして
コンデンサ２７の電荷を放電させる（第２図のＴ３の動
作）０次にＮｃｈＦＥＴ２２．２８とアナログスイッチ
２とをオフし、アナログスイッチ１をオンすると定電流
回路３１には被変換アナログ信号が入力されて、定電流
として３式の工ｘが得られる。
て、Ｉｒｅｆは基準電源入力時の定電流回路の出力電流
、Ｖｒｅｆは基準電源の電圧、Ｒは抵抗２４の抵抗値で
ある。さらにカレントミラー回路３２のトランジスタ比
（以下、Ｔｒサイズ比（ミラー比））を ＰｃｈＦＥＴ２５ ： ＰｃｈＦＥＴ２６＝１ ： ｎ
とすれば、コンデンサ２７にはＩ ｒｅｆのｎ倍の電流
で充電される。したがってａ点の電位は時間の関数で表
わされ Ｖａ （ｔ）＝ （ｎＸＩｒｅｆＸｔ）／Ｃ＝ （ｎｘ
Ｖｒｅｆｘｔ）／ （ＣＸＲ）・・・・ （２式） となり、第２図のＴ２の時間経過すると比較器６の任意
の電圧レベルに達し出力が反転する。２式において、Ｖ
ａはａ点の電位、ｎはミラー比、Ｃはコンデンサ２７の
容量値、ｔは時間である６次にもう一度アナログスイッ
チ１，２をオフし、ＮｃｈＦＥＴ２２．２８をオンして
コンデンサ２７の電荷を放電させる（第２図のＴ３の動
作）０次にＮｃｈＦＥＴ２２．２８とアナログスイッチ
２とをオフし、アナログスイッチ１をオンすると定電流
回路３１には被変換アナログ信号が入力されて、定電流
として３式の工ｘが得られる。
工ｘ＝ｖｘ／Ｒ・・・・ （３式）
なお、３式においてＩｘは被変換アナログ信号入力時の
定電流回路の出力電流、ＶＸは被変換アナログ信号の電
圧である。さらにカレントミラー回路３２を介してコン
デンサ２７は定電流Ｉｘのｎ倍の電流で充電され、ａ点
の電位は Ｖａ （ｔ）＝ （ｎＸＩｘＸｔ）／Ｃ＝ （ｎＸＶｘ
Ｘｔ）／ （ＣＸＲ） ・・・・ （４式） となり、第２図のＴ４の時間が経過すると比較器６の任
意の電圧レベルに達し出力が反転する。したがって、（
３式）と（４式）に比較器６が反転する時間Ｔ２．Ｔ４
を代入すると。
定電流回路の出力電流、ＶＸは被変換アナログ信号の電
圧である。さらにカレントミラー回路３２を介してコン
デンサ２７は定電流Ｉｘのｎ倍の電流で充電され、ａ点
の電位は Ｖａ （ｔ）＝ （ｎＸＩｘＸｔ）／Ｃ＝ （ｎＸＶｘ
Ｘｔ）／ （ＣＸＲ） ・・・・ （４式） となり、第２図のＴ４の時間が経過すると比較器６の任
意の電圧レベルに達し出力が反転する。したがって、（
３式）と（４式）に比較器６が反転する時間Ｔ２．Ｔ４
を代入すると。
（ｎＸＶｒａｔＸＴ２）／ （ＣＸＲ）”（ｎＸＶｘＸ
Ｔ４）／ （ＣＸＲ） −”−Ｖｘ＝ （Ｔ２ＸＶｒｅｆ）／Ｔ４・・・・ （
５式） であられされ第２図のＴ２及びＴ４のそれぞれの時間の
クロック数をラッチ及び演算することで容易にアナログ
信号値をデジタル信号値に変換できる１本実施例によれ
ば（２式）及び（４式）から明らかなように抵抗値・コ
ンデンサ容量値の他にカレントミラー回路のＴｒサイズ
比（ミラー比）によってコンデンサの充電時間を変えら
れることからＩＣのチップ面積の縮小化が容易に行なえ
るばかりか、任意の発振器をもつ回路と組合せ任意の発
振周波数に合せて抵抗値・コンデンサ容量値・カレント
ミラー回路のＴｒサイズ比（ミラー比）を選ぶことによ
り外付は部品は不要となり、また多くの回路との１チツ
プ化が可能であり、かつ廉価に実現できる。
Ｔ４）／ （ＣＸＲ） −”−Ｖｘ＝ （Ｔ２ＸＶｒｅｆ）／Ｔ４・・・・ （
５式） であられされ第２図のＴ２及びＴ４のそれぞれの時間の
クロック数をラッチ及び演算することで容易にアナログ
信号値をデジタル信号値に変換できる１本実施例によれ
ば（２式）及び（４式）から明らかなように抵抗値・コ
ンデンサ容量値の他にカレントミラー回路のＴｒサイズ
比（ミラー比）によってコンデンサの充電時間を変えら
れることからＩＣのチップ面積の縮小化が容易に行なえ
るばかりか、任意の発振器をもつ回路と組合せ任意の発
振周波数に合せて抵抗値・コンデンサ容量値・カレント
ミラー回路のＴｒサイズ比（ミラー比）を選ぶことによ
り外付は部品は不要となり、また多くの回路との１チツ
プ化が可能であり、かつ廉価に実現できる。
第１図は本発明の一実施例のブロック回路図。
第２図は一実施例の主要信号の波形図、第３図は従来例
のブロック回路図、第４図は従来例の主要信号の波形図
である。 ６・・・・比較器、 ７・・・・制御回路、ｌＯ・
・・計数回路、 ２７・・・コンデンサ。 ３１・・・定電流回路。 ３２・・・カレントミラー回路。 特許出願人 日本電気株式会社 第２図
のブロック回路図、第４図は従来例の主要信号の波形図
である。 ６・・・・比較器、 ７・・・・制御回路、ｌＯ・
・・計数回路、 ２７・・・コンデンサ。 ３１・・・定電流回路。 ３２・・・カレントミラー回路。 特許出願人 日本電気株式会社 第２図
Claims (1)
- 基準電圧信号と被変換アナログ信号とが選択的に供給さ
れ該基準電圧信号の電圧値と被変換アナログ信号の電圧
値とに対応した出力電流をそれぞれ出力する定電流回路
と、所定のトランジスタ比に対応したミラー比を有し上
記定電流回路の出力電流のミラー比倍の電流を出力する
カレントミラー回路と、該カレントミラー回路から出力
される電流により充電されるコンデンサと、該コンデン
サの電圧が所定値に達したとき検出信号を出力する比較
器と、上記検出信号に基づきクロックパルスの計数が制
御される計数手段とを有することを特徴するＡ／Ｄ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27019386A JPS63123227A (ja) | 1986-11-12 | 1986-11-12 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27019386A JPS63123227A (ja) | 1986-11-12 | 1986-11-12 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63123227A true JPS63123227A (ja) | 1988-05-27 |
Family
ID=17482820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27019386A Pending JPS63123227A (ja) | 1986-11-12 | 1986-11-12 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015166376A1 (en) * | 2014-05-02 | 2015-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and input/output device |
-
1986
- 1986-11-12 JP JP27019386A patent/JPS63123227A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015166376A1 (en) * | 2014-05-02 | 2015-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and input/output device |
| US10521032B2 (en) | 2014-05-02 | 2019-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device and input/output device |
| US11307687B2 (en) | 2014-05-02 | 2022-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device and input/output device |
| US11644918B2 (en) | 2014-05-02 | 2023-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device and input/output device |
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