JPS63107072A - Manufacture of semiconductor element - Google Patents
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- JPS63107072A JPS63107072A JP25300686A JP25300686A JPS63107072A JP S63107072 A JPS63107072 A JP S63107072A JP 25300686 A JP25300686 A JP 25300686A JP 25300686 A JP25300686 A JP 25300686A JP S63107072 A JPS63107072 A JP S63107072A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 30
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000010884 ion-beam technique Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 abstract description 4
- 238000001312 dry etching Methods 0.000 abstract description 3
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 150000002739 metals Chemical class 0.000 abstract 3
- 238000002513 implantation Methods 0.000 abstract 1
- 239000012535 impurity Substances 0.000 abstract 1
- 235000012054 meals Nutrition 0.000 abstract 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 241000272814 Anser sp. Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子の製造方法に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a method for manufacturing a semiconductor device.
従来の高速ＧａＡｓＦＥＴにおいては、ゲート・ソース
間の寄生抵抗を小さくするためにゲート近傍に高濃度キ
ャリア層（以下ｎ＋層と略称する）を形成している。こ
のｎ＋層層形成上して、ゲートをマスクにしてｎ＋層を
自己整合的に形成する方法（以下セルファライン方式と
略称する）があるが、イオン注入によってｎ＋層がゲー
ト直下に侵入することによりゲート容量が増加する。In a conventional high-speed GaAsFET, a high concentration carrier layer (hereinafter abbreviated as n+ layer) is formed near the gate in order to reduce the parasitic resistance between the gate and the source. After forming this n+ layer, there is a method of forming an n+ layer in a self-aligned manner using the gate as a mask (hereinafter referred to as the self-alignment method). Gate capacitance increases.
この欠点を防ぐためにゲートの両側に酸化シリコンの側
壁を形成して、それをマスクにしてｎ＋１をセルファラ
イン方式で形成する方法（以下、側壁アシストセルファ
ライン方式と略称する）が行なわれている。第３図は、
側壁アシストセルファライン方式による製造方法を示す
工程図である。In order to prevent this drawback, a method is used in which silicon oxide sidewalls are formed on both sides of the gate, and using these as a mask, n+1 is formed by a self-line method (hereinafter abbreviated as sidewall-assisted self-line method). Figure 3 shows
FIG. 3 is a process diagram showing a manufacturing method using a sidewall assisted self-line method.
半絶縁性Ｇ ａ Ａ ｓ基板１に選択的にＳｉをイオン
注入して０層２を形成する（図（ａ））、次にタングス
テンシリサイド３を設けた（図（ｂ））後、フォトレジ
スト工程（ＰＲ工程）を行ないエツチングによりゲート
を形成する（図（Ｃ））。その後回（ｄ）のように酸化
シリコン（Ｓｉ０２）膜１ｏを全面に成長させ、ドライ
エツチングによって図（ｅ）のように側壁１０を形成す
る０次いで、ｎ＋層５をイオン注入によって形成した（
図（「））後、側壁１０を除去し、オーミックメタル６
を形成している（図（ｇ））。A semi-insulating GaAs substrate 1 is selectively ion-implanted with Si to form an 0 layer 2 (Figure (a)), then a tungsten silicide 3 is provided (Figure (b)), and then a photoresist layer is formed. A process (PR process) is performed to form a gate by etching (Figure (C)). Thereafter, as shown in step (d), a silicon oxide (Si02) film 1o was grown over the entire surface, and side walls 10 were formed by dry etching as shown in figure (e).Then, an n+ layer 5 was formed by ion implantation (
After the figure ('')), the side wall 10 is removed and the ohmic metal 6
(Figure (g)).
上述した従来の側壁アシストセルファライン方式による
ｎ１層イオン注入法では、ゲート形成からｎ＋層イオン
注入までにＳ ｉ Ｏ１９を設ける工程およびそれをエ
ツチングする工程が必要となるという欠点がある。The above-described conventional sidewall assisted self-line type n1 layer ion implantation method has the disadvantage that a step of providing SiO19 and a step of etching it are required from gate formation to n+ layer ion implantation.
本発明は、ゲートメタルを多層構造からなるメタル、メ
タルシリサイドで形成することと、各層のエツチング速
度のちがい及びエツチングの選択性を利用してゲート形
状をＴ型及び逆くさび型にし、それをマスクにしてｎ′
″層をイオン注入することを特徴とする。また、ｎ層層
をイオン注入する際、従来のビーム走査方式からウェハ
ー走査方式を用いることによりｎ層層を容易かつ精度よ
く実現し得る特徴を有している。In the present invention, the gate metal is formed of metal and metal silicide having a multilayer structure, and the gate shape is made into a T-shape and an inverted wedge shape by utilizing the difference in etching speed of each layer and the etching selectivity, and the gate shape is formed into a T-shape and an inverted wedge shape. and n'
It is characterized by ion-implanting the n-layer. Also, when ion-implanting the n-layer, it is possible to easily and accurately realize the n-layer by using a wafer scanning method instead of the conventional beam scanning method. are doing.
以下、図面により本発明の詳細な説明する。 Hereinafter, the present invention will be explained in detail with reference to the drawings.
第１図は、本発明の第１の実施例を示す工程図である。FIG. 1 is a process diagram showing a first embodiment of the present invention.
半絶縁性ＧａＡｓ基板１にＳｉイオンを注入して０層２
を形成（図（ａ） ） Ｉ、た後、図（ｂ）のようにタ
ングステンシリサイド３およびタングステン４の２層の
ゲートメタルをスパッタ等により形成し、ＰＲ工程を行
い２層のドライエツチングによって、図（Ｃ）のように
ゲートを形成する。A layer 2 is formed by implanting Si ions into a semi-insulating GaAs substrate 1.
(Figure (a)) After that, two layers of gate metal, tungsten silicide 3 and tungsten 4, are formed by sputtering or the like as shown in Figure (b), a PR process is performed, and the two layers are dry etched. A gate is formed as shown in Figure (C).
さらにタングステンシリサイド３をフッ酸等により追加
エツチングすることにより、図（ｄ）のようにＴ型ゲー
トが形成される。ウェハーに対するイオンの注入角度を
一定にするためにウェハー走査方式のイオン注入装置で
注入しｎ＋層５を形成した後、オーミックメタル６を形
成する。Furthermore, by additionally etching the tungsten silicide 3 using hydrofluoric acid or the like, a T-shaped gate is formed as shown in FIG. 3(d). In order to make the ion implantation angle with respect to the wafer constant, a wafer scanning type ion implanter is used to implant the n+ layer 5, and then the ohmic metal 6 is formed.
このように本実施例では側壁を設ける工程がないので製
造工程が短縮され容易になる。As described above, in this embodiment, since there is no step of providing side walls, the manufacturing process is shortened and simplified.
第２図は、本発明の第２の実施例を示す工程図である。FIG. 2 is a process diagram showing a second embodiment of the present invention.
ｎ層を注入した基板（図（ａ））に、図（ｂ）に示すよ
うにタングステンシリサイドの組成を段階的にかえて多
層タングステンシリサイド７゛を形成することにより多
層構造をもったゲートメタルを得る。ＰＲ工程を行い、
ドライエツチングを行うことにより組成のちがいによる
エツチングレートの差により図（ｃ）のように逆くさび
型のゲートが形成される。これをマスクにしてｎ＋層５
をウェハー走査方式のイオン注入装置で注入し、オーミ
ックメタル６を形成する。A gate metal with a multilayer structure is formed by changing the composition of the tungsten silicide in steps to form a multilayer tungsten silicide 7 on the substrate implanted with the n-layer (Figure (a)), as shown in Figure (b). obtain. Perform the PR process,
When dry etching is performed, an inverted wedge-shaped gate is formed as shown in Figure (c) due to the difference in etching rate due to the difference in composition. Using this as a mask, the n+ layer 5
is implanted using a wafer scanning type ion implantation device to form the ohmic metal 6.
この実施例の場合は一回のエツチングによりゲートが形
成されるので、第１の実施例より、さらに工程が短縮さ
れる。In this embodiment, the gate is formed by one etching process, so the process is further shortened than in the first embodiment.
以上の実施例では半絶縁性ＧａＡｓ基板を用いたＧａＡ
ｓＦＥＴについて述べたが、本発明はこれに限らずＩｎ
ＰＦＥＴその他にも適用できる。In the above embodiment, a GaAs substrate using a semi-insulating GaAs substrate is used.
Although the sFET has been described, the present invention is not limited to this.
It can also be applied to PFET and others.
以上説明したように、本発明は、ゲート形状を′ｒ型及
び逆くさび型にすることにより側壁アシストセルフライ
ン方法による工程を短縮する効果および実効グー１−長
に対しゲート抵抗を減少させる効果があり、またウェハ
ー走査方式のイオン注入装置を用いることによりイオン
の注入角度を一定にできる効果がある。As explained above, the present invention has the effect of shortening the process by the sidewall assisted self-line method and the effect of reducing the gate resistance with respect to the effective goose length by making the gate shape 'r-shaped and inverted wedge-shaped. Furthermore, by using a wafer scanning type ion implantation device, the ion implantation angle can be made constant.
第１図（ａ）〜（「）は、本発明の第１の実施例の製造
工程を示す断面図、第２図（ａ）〜（ｅ）は、本発明の
第２の実施例の製造工程を示す断面図、第３図（ａ）〜
（ｇ）は、従来の側壁アシストセルファライン方式での
製造工程を示す断面図である。
１・・・半絶縁性ＧａＡｓ基板、２・・・ｎ層（イオン
注入層）、３・・・タングステンシリサイド、４・・・
タングステン、５・・・ｎ層層（イオン注入層）、６・
・・オーミックメタル、７・・・多層タングステンシリ
サイド、１０・・・側壁用Ｓ ｉ ０２膜。FIGS. 1(a) to 1(') are cross-sectional views showing the manufacturing process of the first embodiment of the present invention, and FIGS. 2(a) to (e) are sectional views showing the manufacturing process of the second embodiment of the present invention. Cross-sectional view showing the process, Figure 3(a)~
(g) is a cross-sectional view showing a manufacturing process using the conventional sidewall assisted self-line method. DESCRIPTION OF SYMBOLS 1... Semi-insulating GaAs substrate, 2... N layer (ion implantation layer), 3... Tungsten silicide, 4...
Tungsten, 5...n layer (ion implantation layer), 6...
...Ohmic metal, 7...Multilayer tungsten silicide, 10...S i 02 film for sidewall.
Claims (2)
ドからなる多層のゲートメタルを設け、ゲート形成工程
でゲートメタルをＴ型または逆くさび型のゲートに成形
し、高濃度キャリア層をイオン注入により自己整合的に
形成することを特徴とする半導体素子の製造方法。(1) A multilayer gate metal made of metal and metal silicide is provided on a semi-insulating semiconductor substrate, the gate metal is formed into a T-shaped or inverted wedge-shaped gate in the gate formation process, and a high concentration carrier layer is formed by ion implantation. A method for manufacturing a semiconductor device, characterized in that it is formed in a self-aligned manner.
走査する方法により行なう特許請求の範囲第（１）項記
載の半導体素子の製造方法。(2) The method of manufacturing a semiconductor device according to claim (1), wherein the ion implantation is performed by a method of fixing the ion beam and scanning the substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25300686A JPS63107072A (en) | 1986-10-23 | 1986-10-23 | Manufacture of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25300686A JPS63107072A (en) | 1986-10-23 | 1986-10-23 | Manufacture of semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107072A true JPS63107072A (en) | 1988-05-12 |
Family
ID=17245177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25300686A Pending JPS63107072A (en) | 1986-10-23 | 1986-10-23 | Manufacture of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107072A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301969B1 (en) * | 1997-12-17 | 2001-11-22 | 이계철 | Method for forming self-aligned t-type gate transistor |
-
1986
- 1986-10-23 JP JP25300686A patent/JPS63107072A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301969B1 (en) * | 1997-12-17 | 2001-11-22 | 이계철 | Method for forming self-aligned t-type gate transistor |
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