JPS63106836A - 異ア−キテクチヤ・エミユレ−シヨン方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は異アーキテクチャ上のソフトウェアの実行に関
し、特に類似アーキテクチャ用に作成されたソフトウェ
アを実行するのに好適な異アーキテクチャ・エミュレー
ション方式に関する。

〔従来の技術〕

（］） 従来、異アーキテクチャ用に開発されたソフトウェアを
行させる場合としては、■高性能化、高機能化された上
位機種へ移植する。■大型機あるいは中型機等が、シス
テム開発装置としてマイクロコン等の動作をエミュレー
トする。といった場合があった。■の場合、」二位機に
は特権命令の追加等が行なわれるが、タスクのレベルで
は無修正でそのまま動作する。■の場合は、命令コード
を入出力命令で読みとり、実行するため、本発明のよう
な回路が不要である。また■の場合には、システム開発
装置としての実行のため実行速度はほとんど問題となら
なかった。ところがインテル社の８０２８６．モトロー
ラ社の６８０１０というプロセッサはその下位プロセッ
サインテル礼の８０８６、モトローラ社の６８０００と
非常によく似たアーキテクチャを持っているが、タスク
が使う一般の命令において相違があるため、■のケース
とはならない。■の方式は、オーバーヘッドが大きすぎ
、実機としては採用できない。

なおこのようなアーキテクチャに関して特開昭５９−１
．１２０４２等が知られている。

本発明の目的は、類似アーキテクチャ用に開発されたソ
フトウェアをオペレーティングシステムＯ８管理下のタ
スクとして実行させる際、実行するＣＰＵのアーキテク
チャとの相違命令を実行時に検出し、Ｏ８においてその
相違を処理できる異アーキテクチャ・エミュレーション
方式提供することにある。

〔問題点を解決するための手段〕

本発明では、ＣＰＵと主メモリの間にフェッチ回路を設
け、類似アーキテクチャ用に開発されたソフトウェアを
実行する直前には、Ｏ８がこの回路をイネーブルにする
。また、本フェッチ回路はＣＰ　ＴＪからのフェッチ信
号が発せられると、メモリから命令を回路内にロードし
、その命令が相違命令である場合には、当該ＣＰＵの割
込命令をＣＰＵがフェッチするようにし、割込みを発生
させ、Ｏ８において対象となった命令を分析しエミュレ
ートする。

〔作用〕

本発明では、異アーキテクチャ用に開発されたプログラ
ムを実行させるために、ＣＰＵとメモリの間に相違命令
検出回路を設け、相違命令の検出時には割込みを発生さ
せＯ８において命令の相違点をエミュレートしている。

〔実施例〕

以下、本発明の実施例を第１〜３図により説明する。本
発明の楕成を第１図に示す。ＣＰＵＩからアドレス制御
信号Ｆは信号線７を通して命令フェッチ検出回路５へ出
力される。またＣ　Ｐ　Ｔ、Ｊ　１−のデータ信号はデ
ータ線１−２を通して相違命令検出回路３と供給されて
いる。主メモリ２はＣＰＵＩからのアドレス信号ＡＤ、
アドレス制御信号Ｆ。

Ｒ／Ｗ信号を、それぞれ信号線６，７．８により入力と
し、またデータ信号はデータ線１３を通して相違命令検
出回路３とつながっている。ＣＰＵ１からのＲ／Ｗ信号
は信号線８を通してメモリ２、相違命令検出回路３、及
びイネーブル／ディスエーブル（ｅｎａｂｌｅ／ｄｉｓ
ａｂｌｏ）制御回路４へ供給される。命令フェッチ検出
回路５は（”、　Ｐ　Ｕ　１からのアドレス制御信号７
、Ｒ／Ｗ信号を入力とし、現在出力中のアドレス信号が
令命フェッチ信号の場合には信号線９にオン（ＯＮ）　
、そうでない場合には、オフ（ＯＦ　Ｆ）を出力する。

イネーブル／ディスエーブル（ｅｎａｂｌｅ　／　ｄｉ
ｓａｂｌｅ）制御回路４、アドレス信号６、Ｒ／Ｗ信号
８、及びリセット信号１０を入力とし、リセット信号が
入らない場合には、ある特定番地へのリード（ｒｅａｄ
　）信号が入力されると、次に同じアドレスへのライト
（ｗｒｉｔｅ）信号が入力されるまで信号線１．１ヘイ
ネーブル（ｅｎａｂｌｅ）信号のＯＮ信号を出し続ける
。同様に、そのアドレスへのライト（ｗｒｉｔｅ）信号
が入力されると、そのアドレスへのリード（ｒｅａｄ）
信号が入力されるまで信号線】−１へオフ（ＯＦＦ）を
出力し続ける。またリセット信号が入るとその前の状態
のいかんにかかわらず信号線１１への出力をオフ（ＯＦ
　Ｆ）にする（この特定番地はＯ８以外がアクセスでき
ない部分とする）。

相異命令検出回路３の詳細を第２図に示す。命令マツチ
ング回路２１はフェッチ信号９．イネ−プル信号１］−
１主メモリからのデータ信号ｒ−３、及び相違命令に関
する情報を記憶したＲＯＭ２３からのデータを入力とす
る。ＲＯＭ２３にはマツチングをしようとする命令コー
ドをアドレス信号として入力し、その命令が相違命令の
場合にはオン（ＯＮ）、そうでない場合にはオフ（ＯＦ
　Ｆ）をデータとして出力するようにセットしておく。

フェッチ信号９及びイネーブル信号１．１−がＯＮの場
合にはデータ信号をＲＯＭ２３ヘアドレスとして入出力
し、その結果のデータを信号線２７へ出力する。９，１
］−の信号が前記以外の場合には、信号線２７はＯＦ　
ｉ”を出力する。命令セレクト回路２２はデータ信号１
３、割込命令記憶ＲＯＭ２４及び命令マツチング回路か
らの出力２７を入力とし、２７からオン（ＯＮ）信号が
入力されるとＲＯＭ２４のデータが、オフ（ＯＦ　Ｆ）
信号が入力されるとデータ信号１３のデータがそれぞれ
選択され信号線２８へ出力される。Ｒ／Ｗ信号８はゲー
ト２５．２６へ入力されゲート２５はリード（ｒｅａｄ
）信号時、ゲート２６はライト（ｗｒｉｔｅ）信号時に
のみつながる。

以下、本発明の回路部の動作を説明する。インテル社の
１８０８６と１８０２８６のように命令コードが同じで
一部分の命令の動作が異なるアーキテクチャＡ、Ｂを考
え、アーキテクチャＡ用に作成されたプログラムをアー
キテクチャＢのＣＰＵ上でＯ８の管理下で実行させる場
合を考える。

第１図において、１をアーキテクチャＢのＣＰＵとし、
メモリ２にはアーキテクチャＡ用のプログラムがストア
されているとする。ＲＯＭ２３にはアーキテクチャＡと
Ｂで動作が異なる命令語に関する情報を記憶しておき、
ＲＯＭ２４にはアーキテクチャＢにおける割込命令を記
憶しておく。

Ｏ８がアーキテクチャＡのプログラムをタスクとして実
行しようとした場合には、プログラムの実行環境設定後
、上述の特定番地をリード（ｒｅａｄ）しイネーブル信
号１１をオン（ＯＮ）にし、本回路を起動させ、タスク
へ制御を移す。タスクからフェッチ以外のメモリ・リー
ドがあると、信号９はオフ（ＯＦＦ）となり、マツチン
グ回路２１からはオフ（ＯＦＦ）が出力されセレクト回
路はデータ線１３からのデータを選択し、本回路がない
場合と同じデータがＣＰＵへ入力される。メモリ・ライ
トの場合にはゲート２５．２６により、回路２１．２２
をバイパスして信号が送られる。次に命令フェッチの場
合には、フェッチ信号９がオン（ＯＮ）となりマツチン
グ回路２１が動作をし、ＲＯＭ２３を用いて、チェック
を行なう。命令フェッチをしようとしたコードが、アー
キテクチャＡ、Ｂで同じ動作をする場合にはオン（ＯＮ
）、そうでない場合にはオフ（ＯＦ　Ｆ）がＲＯＭ２３
から出力され、信号線２７により命令セレクト回路２２
へ入力される。回路２２は信号線２７からの信号により
、命令を選択する。この結果、命令フェッチをしようと
した命令がアーキテクチャＡ。

Ｂで異なった動作をする場合には、ＲＯＭ２３はオン（
ＯＮ）を出力するためマツチング回路２１は信号線２７
ヘオン（ＯＮ）を出力する。このためセレクト回路２２
はＲＯＭ２４から割込命令を読み出しＣＰＵへフェッチ
する。逆に同一動作の場合には、ＲＯＭ２３はオフ（Ｏ
ＦＦ）を出力しセレクト回路２２はデータ線１３のデー
タをそのままＣＰＵヘフエツチする。

この結果、Ａ、Ｂで同じ動作をする命令についてはその
まま実行し、異なる動作をする命令については、ＣＰＵ
自身により、割込みが発生し、制御をＯＳへ移す。

次に本発明のＯ８部の処理について第３図により説明す
る。割込みが発生するとＯ８は前記の回路で定めた特定
番地をライト（ｗｒｉｔｅ）することにより回路をディ
スエーブル（ｄｉｓａｂｌｇ）にする（ステップ３１）
、これによりＯ８自身はアーキテクチャＢで実行される
ことになる。次にレジスタ類の退避（ステップ３２）を
行なう。前記回路が相違命令を検出した場合にフェッチ
される割込命令のハンドリング部では、割込発生時のプ
ログラム・カウンタ（スタック退避されている）が指し
ている命令コードのチェックにより前記回路が、相違命
令を検出したか否かを判定しくステップ３３）、検出時
にはステップ３４のエミュレーション、そうでない場合
には（プログラムのコード自体が割込命令の場合）、そ
の命令固有の処理を行なう（ステップ３５）。

ここでエミュレーションとは、アーキテクチャＡの動作
をアーキテクチャＢで模擬し、タスクにとって、あたか
もアーキテクチャＡのプロセッサ上で動作しているかの
ような環境を設定することである。例えば、インテル社
の１８０８６プロセツサと１８０２８６プロセツサのセ
グメント管理に関し本発明を適用する場合を考える。セ
グメントのベース・アドレスは、１８０８６ではセグメ
ント・レジスタの値Ｘ１６であるが（直接参照）、１８
０２８６ではセグメント・レジスタが指すデスクリプタ
と呼ばれるテーブル内に値が記されている（間接参照）
。このため１８０８６用のタスクを１８０２８６上で本
発明により実行させる場合には、セグメン１〜・レジス
タのアクセス命令ごとに割込みを発生させ、セグメン１
へ・レジスタを汎用レジスタへ移す場合には、Ｏ８では
デスクリプタからベースアドレスを求め÷１６をして指
定レジスタへ移す。逆に、汎用レジスタをセグメント・
レジスタへ移す場合には、汎用レジスタの値をアドレス
として含むセグメントを探しそのセグメントを、指定セ
グメント・レジスタに指させる。

各側込みにおける処理が終了すると、スタック等により
多重割込みか否かを判定し、多重でない場合にはスケジ
ューリング、及びタスクの実行環境を設定する。最後に
実行しようとするタスクがアーキテクチャＢ用か否かを
Ｔ　ＣＢ　（Ｔａｓｋ　ＣｏｎｔｒｏｌＢＬｏｃｋ）に
より判定しくステップ３６）タスクがアーキテクチャＡ
用に作成されている場合には、前記回路で定めた特定番
地をリード（ｒｅａｄ）　シ前記回路をイネーブル（ｅ
ｎａｂｌ、ｅ）にしくステップ３７）、制御をタスクに
戻す。なおＴＣＢはプログラムをタスクとしてＯ８へ登
録する際に作成されるが、その際、作成されたプログラ
ムがアーキテクチャＡ用またはＢ用という識別子を設け
ておく。

本実施例においてはＣＰＵ〕−は１回のフェッチで１命
令全体を入力してしまうとしたが、実際の１８０２８６
．６８０１０等のプロセッサでは１命令の長さは一定で
はない。このため、これらのＣＰＵについて本発明を適
用するためには、第２図の命令マツチ回路内に今回フェ
ッチした命令を構成するために必要な残りバイト数を示
すカウンタが必要となる。本カウンタによりフェッチし
ようとしたデータが命令のどの部分にあたるかがわかり
、命令の先頭がデータに入っている場合のみ相違命令と
のマツチングを行なうようにする。

また本実施例で相違命令検出回路１３をイネーブル（ｅ
ｎａｂｌｅ）にするかディスイネーブル（ｄ　−４−ｓ
　ｎ　＋）１　ｅ　）にするかは、特定番地へのリード
（ｒｅｉｌｄ）信号／ライト（ｗｒｉｔｅ）信号により
ラフ１−ウェアにより制御できるようになっている。。

〔発明の効果〕

本発明によれば、異なったアーキテクチャ用に作成され
たプログラムをＯ８管理をタスクとして実行しようとす
る際に、当該プログラムの実行時に相違命令を検出し、
割込みを発生させることができるので、Ｏ８において相
違命令をエミュレーションをすることが可能となる。ま
た本発明による回路はＣＰＵとは独立に外付は回路にで
きるため、本発明のための機能をＣＰＵに付加すること
なく本発明を実現できる。

【図面の簡単な説明】

第１図は本発明による全体回路図、第２図は第１゜図の
相違命令検出回路の詳細図、第３図は本発明によるＯ８
の制御の流れの概略を示すフロー・チャートである。 １・・・ＣＰＵ、２・・・メモリ　（プログラム）、３
・・・相違命令検出回路、４・・・イネーブル／ディス
エーブル制御回路、５・・・フェッチ信号検出回路、６
・・・アドレス信号、７・・・アドレス制御信号、８・
・・リード・ライト信号、９・・・フェッチ信号、」０
・・・リセット信号、１１・・・イネーブル／ディスエ
ーブル信号、１２．１３・・・データ信号、２］・・・
相違命令マツチング回路、２２・・・割込命命セレクト
回路、２３・・・・・・相違命令記憶ＲＯＭ、２４・・
・割込命令記憶ＲＯＭ、２５．２６・・・ゲート・スイ
ッチ、２７・・・マツチン笛　２　図 第３因 埼シ１ふトΔ町１／＋−イセＬ糟１り込３１　　　　　
　　叛 ヅ′スゲ退易存　　　　　　　　　　　　３２　　　　
　　　　　　　　　　””ス槻回降１； る桐込力゛？ ＹＥＳ３５■ ミ１シーツヨン　　　標嘩処理　　　　搏導処理勿を制
止　イＥＳ 力・？ トＯ １゛−リ〉フ″ ＥＳ のクス７カ゛ ３ｂ　　　　　　ｌ” ｆＥ日

Claims (1)

【特許請求の範囲】
1. １、処理装置を有する計算機システムにおいて、上記処
   理装置からの命令フェッチ信号を受信し、フェッチしよ
   うとした命令が登録された命令と一致した場合には上記
   処理装置の割込命令をフェッチする回路を設け、異アー
   キテクチャ用のソフトウェアを相違命令を検出しながら
   実行し、相違命令検出時には、オペレーティングシステ
   ムにおいて、エミュレートすることを特徴とする異アー
   キテクチャ・エミュレーション方式。