JPS6295030A - 遅延等化回路 - Google Patents
遅延等化回路Info
- Publication number
- JPS6295030A JPS6295030A JP23662685A JP23662685A JPS6295030A JP S6295030 A JPS6295030 A JP S6295030A JP 23662685 A JP23662685 A JP 23662685A JP 23662685 A JP23662685 A JP 23662685A JP S6295030 A JPS6295030 A JP S6295030A
- Authority
- JP
- Japan
- Prior art keywords
- level
- delay time
- switch
- variation
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は、無線通信の受信機等における絶対遅延時間等
化法の遅延等化回路に関する。
化法の遅延等化回路に関する。
無線通信では受信電界が時々刻々変化するので受信機に
振幅制限器が使用さ詐る。ディジタル信号全伝送する場
合、従来、受信信号からキャリア、クロックを抽出する
構成が採用されているので、振幅制限器の特性に対し、
厳しい規格は要求されていなかった。
振幅制限器が使用さ詐る。ディジタル信号全伝送する場
合、従来、受信信号からキャリア、クロックを抽出する
構成が採用されているので、振幅制限器の特性に対し、
厳しい規格は要求されていなかった。
ディジタル信号の伝送において、システム構成によって
は受信信号からクロックを抽出せずに、自局のクロック
で同期をとる方式が可能であり、クロック抽出用の回路
を省くことにより、安価な装置全構成することができる
。例えば、親局１゜子局１の双方向通信を考えた場合、
子局の受信機には親局と同期をとる之めのクロック抽出
が必要であるが、親局は、子局からのリターンが自局と
同期がとれているので、自局のクロックでデータを再生
することが可能となる。この場合、親局ではクロック抽
出が不要であるが、遅延時間が入力受信信号のレベルに
よって変化するｔめ、従来は伝送する信号の伝送速度が
大きくなるにつれＢＥＲ（ビット・エラー・レート）の
劣化及び同期はずれという現象が生ずるようになるとい
う欠点があった。
は受信信号からクロックを抽出せずに、自局のクロック
で同期をとる方式が可能であり、クロック抽出用の回路
を省くことにより、安価な装置全構成することができる
。例えば、親局１゜子局１の双方向通信を考えた場合、
子局の受信機には親局と同期をとる之めのクロック抽出
が必要であるが、親局は、子局からのリターンが自局と
同期がとれているので、自局のクロックでデータを再生
することが可能となる。この場合、親局ではクロック抽
出が不要であるが、遅延時間が入力受信信号のレベルに
よって変化するｔめ、従来は伝送する信号の伝送速度が
大きくなるにつれＢＥＲ（ビット・エラー・レート）の
劣化及び同期はずれという現象が生ずるようになるとい
う欠点があった。
本発明は上記のＢＥＲの劣化及び同期はずれを安価に防
止するための遅延等化回路を提供するものである。
止するための遅延等化回路を提供するものである。
し問題点を解決するための手段〕
本発明の遅延等化回路は、入力信号を増幅するための振
幅制限増幅器と、入力信号のレベル全検出する検出回路
と、前記振幅制限増幅器からの信号金入力する複数の遅
延回路と、この遅延回路それぞれに直列に接続された複
数のスイッチと、前記検出器の出力に接続され前記入力
信号のレベルに応じ前記複数個のスイッチのうち１つの
みを導通状態に制御するスイッチコントロール回路とを
含み、前記入力信号のレベルに応じて前記遅延回路の１
つを選択する事を特徴とする。
幅制限増幅器と、入力信号のレベル全検出する検出回路
と、前記振幅制限増幅器からの信号金入力する複数の遅
延回路と、この遅延回路それぞれに直列に接続された複
数のスイッチと、前記検出器の出力に接続され前記入力
信号のレベルに応じ前記複数個のスイッチのうち１つの
みを導通状態に制御するスイッチコントロール回路とを
含み、前記入力信号のレベルに応じて前記遅延回路の１
つを選択する事を特徴とする。
次に、本発明について図面全参照して説明する。
第１図は本発明の一実施例を示すブロック図である。１
，２は各々信号の入出力端子、３は振幅制限増幅器、４
は入力信号レベル検出器、５（１）。
，２は各々信号の入出力端子、３は振幅制限増幅器、４
は入力信号レベル検出器、５（１）。
５（２）、・・・、５（ｎ）は遅延回路でτ１．τ２．
・・・τｎは各々の遅延時間を示す。６（１）、 ６
（２）、−、６（ｎ）はそｎぞれ遅延回路５（１）、
５（２）、・・・、５か）に直列に接続されたスイッチ
、７はスイッチコントロール回路、８（１）、８（２）
、・・・８（ｎ）は各々、スイッチ６（１）、 ６（
２）。
・・・τｎは各々の遅延時間を示す。６（１）、 ６
（２）、−、６（ｎ）はそｎぞれ遅延回路５（１）、
５（２）、・・・、５か）に直列に接続されたスイッチ
、７はスイッチコントロール回路、８（１）、８（２）
、・・・８（ｎ）は各々、スイッチ６（１）、 ６（
２）。
・・・、６（ｎ）ｋコントロールするための制御線であ
る。
る。
スイッチコントロール回路７は、入力信号レベル検出器
４からの出力レベルに応じ、複数個のスイッチ６α）〜
６値）のうち１個のみ導通状態に制御するよう働くもの
とする。
４からの出力レベルに応じ、複数個のスイッチ６α）〜
６値）のうち１個のみ導通状態に制御するよう働くもの
とする。
第１図において、信号入力端子１に規準レベルの信号が
入力され、スイッチコントロール回路７によってスイッ
チ６（３）が導通状態に制御され、遅延回路５（３）が
選択されている状態全仮定する（状態１とする）。気象
条件等の変化により、信号入力端子１の入力レベルが変
化し、スイッチ６（３）ｋ導通状態にしたままでは出力
端子２における遅延時間が、状態１に対してΔで変化す
る場合、τ ＝τ −Δτ となるよう遅延時間τ２ を予め設定しておい定遅延回
路５■に切換えるようにスイッチコントロール回路７で
スイッチ６■を導通状態にすることにより、入力端子１
の入力レベルの変化に対する出力端子２における遅延時
間の変化を防止する事レベルの変化により振幅制限増幅
器３の内部で生ずる遅延時間の変化が支配的であるため
、入力レベルによりほぼ一意的に遅延時間が定まる。
入力され、スイッチコントロール回路７によってスイッ
チ６（３）が導通状態に制御され、遅延回路５（３）が
選択されている状態全仮定する（状態１とする）。気象
条件等の変化により、信号入力端子１の入力レベルが変
化し、スイッチ６（３）ｋ導通状態にしたままでは出力
端子２における遅延時間が、状態１に対してΔで変化す
る場合、τ ＝τ −Δτ となるよう遅延時間τ２ を予め設定しておい定遅延回
路５■に切換えるようにスイッチコントロール回路７で
スイッチ６■を導通状態にすることにより、入力端子１
の入力レベルの変化に対する出力端子２における遅延時
間の変化を防止する事レベルの変化により振幅制限増幅
器３の内部で生ずる遅延時間の変化が支配的であるため
、入力レベルによりほぼ一意的に遅延時間が定まる。
従って遅延時間τ１．τ２・・・τｎを種々の大きさに
しておき、入力信号レベル検出器４で検出する入力レベ
ルに応じてスイッチコントロール回路７がスイッチ６（
１）、 ６（２）、・・・、６か）の適当なものを導
通させることによ多出力端子２における遅延時間の変化
を防止することができる。
しておき、入力信号レベル検出器４で検出する入力レベ
ルに応じてスイッチコントロール回路７がスイッチ６（
１）、 ６（２）、・・・、６か）の適当なものを導
通させることによ多出力端子２における遅延時間の変化
を防止することができる。
し発明の効果〕
以上説明し７たように本発明は、人力レベルに応じて複
数の遅延回路のいずれかを選択することにより、入力レ
ベルの変化によって生ずる遅延時間の変化全自動的に等
化できる効果がある。
数の遅延回路のいずれかを選択することにより、入力レ
ベルの変化によって生ずる遅延時間の変化全自動的に等
化できる効果がある。
第１図（１本発明の一実施例を示すブロック図である。
１・・・・・・信号入力端子、２・・・・・・信号出力
端子、３・・・・・・振幅制限増幅器、４・・・・・・
入力レベル検出回路、５（１）、 ５（２）、・・・
、５ω）・・・・・・遅延回路、 ６（１）、 ６
（２１゜・・・、６（ｎ）・・・・・・スイッチ、７・
・・・・・スイッチコントロール回路、８（１）、
８（２）、・・・、８（ｎ）・・・・・・スイッチ制御
線。
端子、３・・・・・・振幅制限増幅器、４・・・・・・
入力レベル検出回路、５（１）、 ５（２）、・・・
、５ω）・・・・・・遅延回路、 ６（１）、 ６
（２１゜・・・、６（ｎ）・・・・・・スイッチ、７・
・・・・・スイッチコントロール回路、８（１）、
８（２）、・・・、８（ｎ）・・・・・・スイッチ制御
線。
Claims (1)
- 入力信号を増幅するための振幅制限増幅器と、入力信号
のレベルを検出する検出回路と、前記振幅制限増幅器か
らの信号を入力する複数の遅延回路と、この遅延回路そ
れぞれに直列に接続された複数のスイッチと、前記検出
器の出力に接続され前記入力信号のレベルに応じ前記複
数個のスイッチのうち１つのみを導通状態に制御するス
イッチコントロール回路とを含み、前記入力信号のレベ
ルに応じて前記遅延回路の１つを選択する事を特徴とす
る遅延等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23662685A JPS6295030A (ja) | 1985-10-22 | 1985-10-22 | 遅延等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23662685A JPS6295030A (ja) | 1985-10-22 | 1985-10-22 | 遅延等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295030A true JPS6295030A (ja) | 1987-05-01 |
Family
ID=17003414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23662685A Pending JPS6295030A (ja) | 1985-10-22 | 1985-10-22 | 遅延等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145446A (ja) * | 1991-11-20 | 1993-06-11 | Matsushita Electric Ind Co Ltd | データ受信装置 |
-
1985
- 1985-10-22 JP JP23662685A patent/JPS6295030A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145446A (ja) * | 1991-11-20 | 1993-06-11 | Matsushita Electric Ind Co Ltd | データ受信装置 |
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