JPS6290730A - 誤制御防止方式 - Google Patents
誤制御防止方式Info
- Publication number
- JPS6290730A JPS6290730A JP60230315A JP23031585A JPS6290730A JP S6290730 A JPS6290730 A JP S6290730A JP 60230315 A JP60230315 A JP 60230315A JP 23031585 A JP23031585 A JP 23031585A JP S6290730 A JPS6290730 A JP S6290730A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- control command
- control
- controlled
- peripheral device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
プロセッサからの制御指令に基づき動作する周辺装置に
おいて、プロセッサから予め定められた制御指令を受信
した後、所定期間の間、一般的な制御指令の受信を許容
することにより、プロセッサが暴走した際も周辺装置を
誤制？１１１がら防止可能とする。
おいて、プロセッサから予め定められた制御指令を受信
した後、所定期間の間、一般的な制御指令の受信を許容
することにより、プロセッサが暴走した際も周辺装置を
誤制？１１１がら防止可能とする。
本発明はプロセッサにより制御される周辺装置における
誤制御防止方式に関する。
誤制御防止方式に関する。
例えば蓄積プログラム制御式電子交換機において、通話
路網、加入者回路、信号装置等（以後周辺装置と総称す
る）が、ハスを介してプロセッサに接続され、プログラ
ムを実行するプロセッサがら伝達される制御指令により
、内蔵する被制？Ｉｎ回路を制御される。
路網、加入者回路、信号装置等（以後周辺装置と総称す
る）が、ハスを介してプロセッサに接続され、プログラ
ムを実行するプロセッサがら伝達される制御指令により
、内蔵する被制？Ｉｎ回路を制御される。
かかるプロセッサが制御プログラム等の障害の為に暴走
状態となり、不適当な制御■指令を繰返し送出すると、
周辺装置が誤動作し、例えば通話中の呼が切断される等
の障害が発生する。
状態となり、不適当な制御■指令を繰返し送出すると、
周辺装置が誤動作し、例えば通話中の呼が切断される等
の障害が発生する。
この様にプロセッサが暴走状態となった場合にも、周辺
装置の誤動作が防止され、既存の状態を維持可能とする
手段の実現が強く要望される。
装置の誤動作が防止され、既存の状態を維持可能とする
手段の実現が強く要望される。
第３図は従来ある周辺装置の一例を示す図である。
第３図においては、ハス２に接続されている周辺袋Ｗ３
の一つが示されている。各周辺装置３は、プロセッサ１
により制御されて動作する被制御回路３５ａ乃至３５ｎ
を内蔵し、またそれぞれ自己に付与された固有の装置番
号ｎｏを保持している。
の一つが示されている。各周辺装置３は、プロセッサ１
により制御されて動作する被制御回路３５ａ乃至３５ｎ
を内蔵し、またそれぞれ自己に付与された固有の装置番
号ｎｏを保持している。
第３図において、プロセッサ１が周辺装置３内の被制御
回路３５ａを動作させる為に、制御対象とする周辺装置
３を指定する装置番号ｎ、制御対象被制御回路３５ａを
指定する制御種別Ｃ１並びに制御内容を指示する制御情
報ｄを含む制御指令０をハス２に送出すると、制御指令
Ｏはパス２に接続されている各周辺装置に伝達され、そ
れぞれバッファレジスタ３１に蓄積される。
回路３５ａを動作させる為に、制御対象とする周辺装置
３を指定する装置番号ｎ、制御対象被制御回路３５ａを
指定する制御種別Ｃ１並びに制御内容を指示する制御情
報ｄを含む制御指令０をハス２に送出すると、制御指令
Ｏはパス２に接続されている各周辺装置に伝達され、そ
れぞれバッファレジスタ３１に蓄積される。
周辺装置３においては、−数回路３２が受信した制御指
令０内の装置番号ｎと、予め保持する固をの装置番号ｎ
Ｏとを照合し、両者が一敗した周辺装置３のみがデコー
ダ３３を起動する。デコーダ３３は、受信した制御指令
０内の制御種別Ｃを変換し、プロセッサ１からバス２を
介して起動される時限回路３４が発生するタイミング信
号ｔに同期して制御信号ｓａを出力し、被制御回路３５
ａに伝達する。制御信号ｓａを受信した被制御回路３５
ａは、バッファレジスタ３１に蓄積されている制御指令
０内の制御情報ｄに基づき、動作を行う。
令０内の装置番号ｎと、予め保持する固をの装置番号ｎ
Ｏとを照合し、両者が一敗した周辺装置３のみがデコー
ダ３３を起動する。デコーダ３３は、受信した制御指令
０内の制御種別Ｃを変換し、プロセッサ１からバス２を
介して起動される時限回路３４が発生するタイミング信
号ｔに同期して制御信号ｓａを出力し、被制御回路３５
ａに伝達する。制御信号ｓａを受信した被制御回路３５
ａは、バッファレジスタ３１に蓄積されている制御指令
０内の制御情報ｄに基づき、動作を行う。
かかるプロセッサ１が暴走状態となり、不適当な制御指
令Ｏを繰返し送出すると、周辺装置３においては前述と
同様の過程で、制御指令０に指定された被制御回路３５
ａ乃至３５ｎが無用に動作することとなる。
令Ｏを繰返し送出すると、周辺装置３においては前述と
同様の過程で、制御指令０に指定された被制御回路３５
ａ乃至３５ｎが無用に動作することとなる。
・つ発明が解決しようとする問題点３
以上の説明から明らかな如く、従来ある周辺装置におい
ては、暴走状態となったプロセッサ１から繰返し送出さ
れる制御指令０を無条件に受信し、所定の動作を無用に
繰返す恐れがある。
ては、暴走状態となったプロセッサ１から繰返し送出さ
れる制御指令０を無条件に受信し、所定の動作を無用に
繰返す恐れがある。
第１図は本発明の原理を示す図である。
第１図においては、プロセッサ１から伝達される一般的
な制御指令による被制御回路３５の動作を阻止する保護
機構１００と、プロセッサ１から予め定められた制御指
令を受信した場合に保護機構１００の阻止機能を解除さ
せる解除機構２００と、保護機構１００の阻止機能解除
期間を設定する時限機構３００とが周辺装置３に設けら
れている。
な制御指令による被制御回路３５の動作を阻止する保護
機構１００と、プロセッサ１から予め定められた制御指
令を受信した場合に保護機構１００の阻止機能を解除さ
せる解除機構２００と、保護機構１００の阻止機能解除
期間を設定する時限機構３００とが周辺装置３に設けら
れている。
即ち本発明によれば、プロセッサ１が予め定められた制
御指令を送出した場合に限り、以後所定期間プロセッサ
１が送出する制御指令Ｏを受信可能となる為、暴走状態
となったプロセッサ１が、一般的な制御指令のみを繰返
し送出しても、周辺装置３が無用の動作を行うことは防
止される。
御指令を送出した場合に限り、以後所定期間プロセッサ
１が送出する制御指令Ｏを受信可能となる為、暴走状態
となったプロセッサ１が、一般的な制御指令のみを繰返
し送出しても、周辺装置３が無用の動作を行うことは防
止される。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による周辺装置を示す図であ
る。なお、全図を通じて同一符号は同一対象物を示す。
る。なお、全図を通じて同一符号は同一対象物を示す。
第２図においては、保護機構１００としてゲート３７ａ
乃至３７ｎが設けられ、解除機構２００としてデコーダ
３３が保護解除用の制御指令Ｏｒに含まれる制御種別ｃ
ｒを変換して解除信号ｓｒを送出する機能を具備し、ま
た時限機構３００として計数回路３６が設けられている
。計数回路３６は、解除信号ｓｒがリセット端子に入力
されぬ状態では所定周期のクロック信号ｃｋを計数し、
所定期間後、予め定められた周期を計数し終わるとオー
バフロー信号ｏｆ（論理“１”）を出力して各ゲート３
７ａ乃至３７ｎを阻止状態に設定する。
乃至３７ｎが設けられ、解除機構２００としてデコーダ
３３が保護解除用の制御指令Ｏｒに含まれる制御種別ｃ
ｒを変換して解除信号ｓｒを送出する機能を具備し、ま
た時限機構３００として計数回路３６が設けられている
。計数回路３６は、解除信号ｓｒがリセット端子に入力
されぬ状態では所定周期のクロック信号ｃｋを計数し、
所定期間後、予め定められた周期を計数し終わるとオー
バフロー信号ｏｆ（論理“１”）を出力して各ゲート３
７ａ乃至３７ｎを阻止状態に設定する。
第２図において、プロセッサ１が周辺装置３内の被制御
回路３５ａを動作させる為に、最初に制御対象とする周
辺装置３を指定する装置番号ｎ、および保護解除を指定
する制御種別ｃｒを含む保護解除用の制御指令ｏｒをバ
ス２に送出すると、制御指令ｏｒはバス２に接続されて
いる各周辺装置に伝達され、バッファレジスタ３１に蓄
積される。
回路３５ａを動作させる為に、最初に制御対象とする周
辺装置３を指定する装置番号ｎ、および保護解除を指定
する制御種別ｃｒを含む保護解除用の制御指令ｏｒをバ
ス２に送出すると、制御指令ｏｒはバス２に接続されて
いる各周辺装置に伝達され、バッファレジスタ３１に蓄
積される。
周辺装置３において、一致回路３２が受信した制御指令
ｏｒ内の装置番号ｎと、予め保持する固有の装置番号ｎ
ｏとを照合し、両者が一致した周辺装置３のみがデコー
ダ３３を起動する。デコーダ３３は、受信した制御指令
ｏｒ内の制御種別Ｏｒを変換し、時限回路３４が発生す
るタイミング信号ｔに同期して解除信号ｓｒを出力し、
計数回路３６のリセット端子に入力する。その結果計数
回路３６はりセット状態となり、オーバフロー信号ｏｆ
の出力を停止する。その結果ゲー）３７ａ乃至３７ｎは
専通状態に設定される。
ｏｒ内の装置番号ｎと、予め保持する固有の装置番号ｎ
ｏとを照合し、両者が一致した周辺装置３のみがデコー
ダ３３を起動する。デコーダ３３は、受信した制御指令
ｏｒ内の制御種別Ｏｒを変換し、時限回路３４が発生す
るタイミング信号ｔに同期して解除信号ｓｒを出力し、
計数回路３６のリセット端子に入力する。その結果計数
回路３６はりセット状態となり、オーバフロー信号ｏｆ
の出力を停止する。その結果ゲー）３７ａ乃至３７ｎは
専通状態に設定される。
かかる状態で、次にプロセッサ１が周辺装置３内の被制
御回路３５ａを動作させる為の制御指令０をハス２に送
出すると、制御対象となる周辺装置３においては、第３
図におけると同様の過程で装置番号ｎと固有の装置番号
ｎｏとを照合し、両者が一致したことを確認して制御種
別Ｃを変換して制御信号ｓａを出力し、制御情報ｄに基
づき、被制御回路３５ａを動作させる。
御回路３５ａを動作させる為の制御指令０をハス２に送
出すると、制御対象となる周辺装置３においては、第３
図におけると同様の過程で装置番号ｎと固有の装置番号
ｎｏとを照合し、両者が一致したことを確認して制御種
別Ｃを変換して制御信号ｓａを出力し、制御情報ｄに基
づき、被制御回路３５ａを動作させる。
一方リセットされた計数回路３６は制御指令Ｏが終了す
るとクロック信号ｃｋの計数を開始し、予め定められた
期間が経過すると、再びオーバフロー信号ｏｆを出力し
、ゲート３７ａ乃至３７ｎを遮断状態に設定する。かか
る状態で、プロセッサ１から如何なる制御指令Ｏが伝達
されても、被制御回路３５ａ乃至３５ｎが起動されるこ
とは無い。
るとクロック信号ｃｋの計数を開始し、予め定められた
期間が経過すると、再びオーバフロー信号ｏｆを出力し
、ゲート３７ａ乃至３７ｎを遮断状態に設定する。かか
る状態で、プロセッサ１から如何なる制御指令Ｏが伝達
されても、被制御回路３５ａ乃至３５ｎが起動されるこ
とは無い。
従ってプロセッサ１が暴走状態となり、不適当な制御指
令０を繰返し送出しても、周辺装置３は保護解除用の制
＜ＩＩＩ指令ｏｒを受信しない限り被制御回路３５ａ乃
至３５ｎを無用に動作させることは無い。
令０を繰返し送出しても、周辺装置３は保護解除用の制
＜ＩＩＩ指令ｏｒを受信しない限り被制御回路３５ａ乃
至３５ｎを無用に動作させることは無い。
以上の説明から明らかな如く、本実施例によれば、周辺
装置３は保護解除用の制御指令ｏｒを受信した後、所定
期間に限り一般の制御指令０により制御可能となる為、
暴走状態となったプロセッサ１が、制御指令ｏｒを含ま
ぬ制御指令０を繰返し送出しても、被制御回路３５ａ乃
至３５ｎの無効動作は防止可能となる。
装置３は保護解除用の制御指令ｏｒを受信した後、所定
期間に限り一般の制御指令０により制御可能となる為、
暴走状態となったプロセッサ１が、制御指令ｏｒを含ま
ぬ制御指令０を繰返し送出しても、被制御回路３５ａ乃
至３５ｎの無効動作は防止可能となる。
なお、第２図はあく迄本発明の一実施例に過ぎず、例え
ば保護解除用の制御指令は１回送出するものに限定され
ることは無く、複数回繰返し送出することも考慮される
が、かかる場合にも本発明の効果は変わらない。また周
辺装置３内の構成は図示されるものに限定されることは
無く、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。
ば保護解除用の制御指令は１回送出するものに限定され
ることは無く、複数回繰返し送出することも考慮される
が、かかる場合にも本発明の効果は変わらない。また周
辺装置３内の構成は図示されるものに限定されることは
無く、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。
以上、本発明によれば、前記周辺装置において、プロセ
ッサが予め定められた制御Ｊ■指令を送出した場合に限
り、以後所定期間プロセッサが送出する制御指令０を受
信可能となる為、暴走状態となったプロセッサが、一般
的な制御指令のみを繰返し送出しても、周辺装置が無用
の動作を行うことは防止される。
ッサが予め定められた制御Ｊ■指令を送出した場合に限
り、以後所定期間プロセッサが送出する制御指令０を受
信可能となる為、暴走状態となったプロセッサが、一般
的な制御指令のみを繰返し送出しても、周辺装置が無用
の動作を行うことは防止される。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による周辺装置を示す図、第３図は従来ある周辺装
置の一例を示す図である。 図において、１はプロセッサ、２はバス、３は周辺装置
、３１はバッファレジスタ、３２は一致回路、３３はデ
コーダ、３４は時限回路、３５ａ乃至３５ｎは被制御回
路、３６は計数回路、３７ａ乃至３７ｎはゲート、Ｃは
制御種別、ｃｋはクロック信号、ｄは制御情報、ｎは装
置番号、ｎＯは固有の装置番号、ｏｆはオーバフロー信
号、Ｓａ乃至ｓｎは制御信号、ｓｒは解除信号、ｔはタ
イミング信号、を示す。 ／−＞、
：、＜、７５４、庄イ、ｇＲＣ源５里団 番 １１２１ 本胚ＢＩ７ＩｓＪ：４１酊辺若謬ミ 幕 ２． 霞 ｋｌあｌ含夷化＋ｊ ３芝１方上方×六ノ゛ｋ ３
図
施例による周辺装置を示す図、第３図は従来ある周辺装
置の一例を示す図である。 図において、１はプロセッサ、２はバス、３は周辺装置
、３１はバッファレジスタ、３２は一致回路、３３はデ
コーダ、３４は時限回路、３５ａ乃至３５ｎは被制御回
路、３６は計数回路、３７ａ乃至３７ｎはゲート、Ｃは
制御種別、ｃｋはクロック信号、ｄは制御情報、ｎは装
置番号、ｎＯは固有の装置番号、ｏｆはオーバフロー信
号、Ｓａ乃至ｓｎは制御信号、ｓｒは解除信号、ｔはタ
イミング信号、を示す。 ／−＞、
：、＜、７５４、庄イ、ｇＲＣ源５里団 番 １１２１ 本胚ＢＩ７ＩｓＪ：４１酊辺若謬ミ 幕 ２． 霞 ｋｌあｌ含夷化＋ｊ ３芝１方上方×六ノ゛ｋ ３
図
Claims (1)
- 【特許請求の範囲】 プロセッサ（１）から伝達される制御指令により制御さ
れる被制御回路（３５）を有する周辺装置（３）におい
て、 前記プロセッサ（１）から伝達される一般的な制御指令
による前記被制御回路（３５）の動作を阻止する保護機
構（１００）と、 前記プロセッサ（１）から予め定められた制御指令を受
信した場合に前記保護機構（１００）の阻止機能を解除
させる解除機構（２００）と、前記保護機構（１００）
の阻止機能解除期間を設定する時限機構（３００）とを
設けることを特徴とする誤制御防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230315A JPS6290730A (ja) | 1985-10-16 | 1985-10-16 | 誤制御防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230315A JPS6290730A (ja) | 1985-10-16 | 1985-10-16 | 誤制御防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290730A true JPS6290730A (ja) | 1987-04-25 |
Family
ID=16905904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230315A Pending JPS6290730A (ja) | 1985-10-16 | 1985-10-16 | 誤制御防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290730A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0478064A (ja) * | 1990-07-13 | 1992-03-12 | Teac Corp | 記録媒体駆動装置 |
| CN109701284A (zh) * | 2019-01-26 | 2019-05-03 | 哈尔滨玄智科技有限公司 | 一种格斗机器人安全功率限制及解锁系统 |
-
1985
- 1985-10-16 JP JP60230315A patent/JPS6290730A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0478064A (ja) * | 1990-07-13 | 1992-03-12 | Teac Corp | 記録媒体駆動装置 |
| CN109701284A (zh) * | 2019-01-26 | 2019-05-03 | 哈尔滨玄智科技有限公司 | 一种格斗机器人安全功率限制及解锁系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4354267A (en) | Data transmission system utilizing loop transmission lines between terminal units | |
| USRE31852E (en) | Data transmission system | |
| EP0036172A1 (en) | Multi-station processor intercommunication system comprising means for remote processor initialization | |
| US4498082A (en) | Method and apparatus for locating a discontinuity in a data transmission ring | |
| JPH03153147A (ja) | フレーム構成装置 | |
| JPH0366863B2 (ja) | ||
| JPS6290730A (ja) | 誤制御防止方式 | |
| JPS6359042A (ja) | 通信インタ−フエイス装置 | |
| GB1571375A (en) | Programme switching monitor | |
| EP0657046B1 (en) | Fault tolerant three port communications module | |
| JPH0129108B2 (ja) | ||
| SU682933A2 (ru) | Приемное устройство системы телемеханики | |
| SU1129601A1 (ru) | Микропрограммное устройство дл управлени и обмена данными | |
| JPS6042660B2 (ja) | 回線終端装置 | |
| SU1282125A1 (ru) | Устройство приоритетного прерывани | |
| JPS55153021A (en) | Data transfer system of multiprocessor system | |
| JPS62135040A (ja) | デ−タ通信制御装置 | |
| JPS616755A (ja) | デ−タ転送方式 | |
| JPS645786B2 (ja) | ||
| JPS60236339A (ja) | 先着優先回路 | |
| JPH01131932A (ja) | データ転送装置 | |
| JPS6367379B2 (ja) | ||
| JPS62190953A (ja) | 通信制御装置における回線制御装置の管理回路 | |
| JPS63280542A (ja) | 通信網におけるフロ−制御方式 | |
| JPH0465781A (ja) | 入出力ポート制御回路 |