JPH03153147A - フレーム構成装置 - Google Patents
フレーム構成装置Info
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- JPH03153147A JPH03153147A JP2260363A JP26036390A JPH03153147A JP H03153147 A JPH03153147 A JP H03153147A JP 2260363 A JP2260363 A JP 2260363A JP 26036390 A JP26036390 A JP 26036390A JP H03153147 A JPH03153147 A JP H03153147A
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- frame
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- register
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明はデータリンクを介１７てデータフレームを受け
そして伝送するデータ処理システムチャンネルに関し、
詳細にはデータリンクを介しての伝送のためのデータフ
レームの構成装置に関する。 〔従来の技術〕 データ処理システムにおいてデータリンクを介して伝送
されるデータメツセージはデータメツセージの内容を特
定するための見出しフィールドと後８きノイールド′ニ
ュ・丁−ｒｉ）前後に有することは周知てあろ３１、−
イ゛１らり、出し１２イ−ノ１．ドと後書きフィルトは
−（ト）冒−とのメ・ノ七−ジの１ノシ−バにより別々
に認識、きれうイ）クミ”５・別の文字−Ｃ−つくられ
る。高速ン：−クリンク電冒、１升ヤンｊ′、ルプロセ
ザでデータ伝送を制御ｉ、、、、 ＝ｖつ、二の見出ｌ
、フィールドと後書きフィールドを特殊ＬＪ的のバー
ドウエアを用いて構成することが望ましい。 米国特許第４００６４６５号は直列通信ループを介１７
て遠隔の制御ユニットと通信を行うための、マイクロプ
ロセサ制御による装置を開示している。 この装置はフレームの同期化の達成、コマンドの解釈、
データのアセンブルおよびこのループによるビットの伝
送が可能である。一つのデバイスに対する出力動作につ
いてはこのマイクロプロセザがそのデバイスのアト１／
スとデバイスコマンドまｔ＝はデータをシフＩ・レジス
タにロードしそしてランチをセットすることにより転送
を開始させる。 米国特許第４２４１３９８号は中央処理ユニットと管理
制御システムの１個以上の遠隔処理ユニットとの間のデ
ィジタル信号の非同期交換を制御するための低付加ライ
ンプロトコルフォーマットを開示している。ディジタル
信号情報は直列ビットに変換されそしてメツセージユニ
ットの１個以上の直列データフレームの情報フィールド
内のビットセルへと組織化される。ここにおいて夫々の
フレームは見出しフィールドと後書きフィールドを含ん
でいる。 米国特許第４２８４７５３号は連続する同期直列データ
文字列に対する文字フレーミングを与えるディジタルロ
ジック回路を開示している。 米国特許第４６７５８６４号は、フレームが中央ステー
ションから複数のサブステーションに第１導体を介して
送られそして情報がサブステーションから中央ステーシ
ョンに第２の導体を介して送られるようになった直列母
線システムを開示している。夫々伝送されるフレームは
、アドレスか、データか、あるいはコマンドかを識別す
るビットを含んでいる。 〔発明が解決しようとする課題〕 本発明の主目的はデータリンクを介して伝送されるべき
フレーム内で伝送されるべきデータを記憶するためのデ
ータバッファと、フレーム見出し情報を記憶するための
見出しバッファと、発生されるべきフレーム内の記述に
従って見出しバッファとデータバッファの内容を用いて
伝送されるべきフレームを構成するための状態マシン（
ｓｔａｔｅｍａｃｈｉｎｅ）手段と、を含むフレーム構
成装置を提供することである。 本発明の他の目的は正常動作モードにおいてデータリン
クを介して伝送されるデータフレームのコピーを記憶す
ると共に、シミュレーションまたは診断モードにおいて
データフレームの伝送をシミュレートするかあるいは診
断データを与えるためにデータリンクにプロセサにより
データを追跡バッファ（ｔｒａｃｅ ｂｕｆｆｅｒ）に
置くようになった追跡バッファを含む、データリンクを
介して伝送されるべきフレームを構成するための装置を
提供することである。 本発明の他の目的はデータリンクを介して伝送されるフ
レーム内に異なるタイプの見出しフィールドを、制御レ
ジスタにセットされるビットにより伝送する状態マシン
を提供することである。 本発明の他の目的はプロセサにより、ベーシング（ｐａ
ｃｉｎｇ）回路のレジスタにロードされる値によりフレ
ーム間で発生される遊び文字の数を制御するデータフレ
ームの構成装置を提供することである。 〔課題を解決するための手段〕 本発明はデータリンクを介して伝送されるべきフレーム
を構成する装置に関する。データバッファがフレーム内
で伝送されるべきデータを記憶するために設けられ、見
出しバッファがプロセサによりそのフレームの見出しフ
ィールドにロードされるべき情報を記憶するように制御
され、制御レジスタが発生されるフレームの記述を含む
。状態マシンは制御レジスタから発生されるべきフレー
ムの記述に従って見出しバッファの内容とデータバッフ
ァからのデータを伝送する。本装置はまた追跡バッファ
を含み、この追跡バッファは第１正常動作モードではデ
ータリンクを介して伝送されるフレームのコピーを追跡
のために記録する。第２および第３動作モードではこの
追跡バッファに、データリンクを介しての伝送のために
プロセサにより多データ入力がロードされてシミュレー
ションモードでデータフレームをシミュレートしてデー
タ処理チャンネルの回路をテストするか、あるいは診断
モードでデータリンクにデータをそう人してデータ処理
チャンネルの、例えば正しくないデータ文字またはデー
タリンクのノイズを処理する能力を診断する。 〔実施例〕 第１図は本発明に使用しうるデータ処理システム１０の
全体図である。データ処理システム１０は１８Ｍシステ
ム／３７０のような計算機１２を含み、更にデータ入力
と出力機能を有する１以上のチャンネル１４を含んでい
る。チャンネル１４はデータリンク１８によりデバイス
１６に接続する。この実施例ではデータリンク１８はデ
バイス］−６からチャンネル１４・＼のデータ伝送用の
入力導体１８ａとチャンネル１４からデバイス１６への
データ伝送用の出力導体１８ ｂを含んている。 デバイス１６は周辺装置、数個の周辺装置を制御する制
御ユニット、またはデータリンク１８を多数の、１．す
御ユニットまたはデ・１イスの仔で次の１個１、二切換
えるためのスイッチ装置＆である。 第２図は第１図のデータ処理ンスデムのチャンネル１４
のブロック図である。入力導体１８ａは、入力同期化パ
ンツ７２２に接続１７た出力を有する非直列化回路２０
にデータを与える。同期化バッファ２２はインバウンド
（１ｎｂｏ＋−＋ｎｄ）フレ−ム状態マシン（ＩＦＳＭ
）２４に接続する。同期化バッファ２２はデータがイン
ハウン］・フレーム状態マシン２４て処理される速度と
は異なる速度−Ｃ非直列化回路２０に入るように非直列
化回路２０とインハウンドフレーム状態マンン２４の間
のインタフェースを与える。インバウンドフレーム状態
マシン２４からのデータは多ビツトデータ母線２８を介
１．てデータバッファ２６に与えられる。 その出力側においてデータバッファ２６からのデータは
多ビツトデータ母線３ｏを介
そして伝送するデータ処理システムチャンネルに関し、
詳細にはデータリンクを介しての伝送のためのデータフ
レームの構成装置に関する。 〔従来の技術〕 データ処理システムにおいてデータリンクを介して伝送
されるデータメツセージはデータメツセージの内容を特
定するための見出しフィールドと後８きノイールド′ニ
ュ・丁−ｒｉ）前後に有することは周知てあろ３１、−
イ゛１らり、出し１２イ−ノ１．ドと後書きフィルトは
−（ト）冒−とのメ・ノ七−ジの１ノシ−バにより別々
に認識、きれうイ）クミ”５・別の文字−Ｃ−つくられ
る。高速ン：−クリンク電冒、１升ヤンｊ′、ルプロセ
ザでデータ伝送を制御ｉ、、、、 ＝ｖつ、二の見出ｌ
、フィールドと後書きフィールドを特殊ＬＪ的のバー
ドウエアを用いて構成することが望ましい。 米国特許第４００６４６５号は直列通信ループを介１７
て遠隔の制御ユニットと通信を行うための、マイクロプ
ロセサ制御による装置を開示している。 この装置はフレームの同期化の達成、コマンドの解釈、
データのアセンブルおよびこのループによるビットの伝
送が可能である。一つのデバイスに対する出力動作につ
いてはこのマイクロプロセザがそのデバイスのアト１／
スとデバイスコマンドまｔ＝はデータをシフＩ・レジス
タにロードしそしてランチをセットすることにより転送
を開始させる。 米国特許第４２４１３９８号は中央処理ユニットと管理
制御システムの１個以上の遠隔処理ユニットとの間のデ
ィジタル信号の非同期交換を制御するための低付加ライ
ンプロトコルフォーマットを開示している。ディジタル
信号情報は直列ビットに変換されそしてメツセージユニ
ットの１個以上の直列データフレームの情報フィールド
内のビットセルへと組織化される。ここにおいて夫々の
フレームは見出しフィールドと後書きフィールドを含ん
でいる。 米国特許第４２８４７５３号は連続する同期直列データ
文字列に対する文字フレーミングを与えるディジタルロ
ジック回路を開示している。 米国特許第４６７５８６４号は、フレームが中央ステー
ションから複数のサブステーションに第１導体を介して
送られそして情報がサブステーションから中央ステーシ
ョンに第２の導体を介して送られるようになった直列母
線システムを開示している。夫々伝送されるフレームは
、アドレスか、データか、あるいはコマンドかを識別す
るビットを含んでいる。 〔発明が解決しようとする課題〕 本発明の主目的はデータリンクを介して伝送されるべき
フレーム内で伝送されるべきデータを記憶するためのデ
ータバッファと、フレーム見出し情報を記憶するための
見出しバッファと、発生されるべきフレーム内の記述に
従って見出しバッファとデータバッファの内容を用いて
伝送されるべきフレームを構成するための状態マシン（
ｓｔａｔｅｍａｃｈｉｎｅ）手段と、を含むフレーム構
成装置を提供することである。 本発明の他の目的は正常動作モードにおいてデータリン
クを介して伝送されるデータフレームのコピーを記憶す
ると共に、シミュレーションまたは診断モードにおいて
データフレームの伝送をシミュレートするかあるいは診
断データを与えるためにデータリンクにプロセサにより
データを追跡バッファ（ｔｒａｃｅ ｂｕｆｆｅｒ）に
置くようになった追跡バッファを含む、データリンクを
介して伝送されるべきフレームを構成するための装置を
提供することである。 本発明の他の目的はデータリンクを介して伝送されるフ
レーム内に異なるタイプの見出しフィールドを、制御レ
ジスタにセットされるビットにより伝送する状態マシン
を提供することである。 本発明の他の目的はプロセサにより、ベーシング（ｐａ
ｃｉｎｇ）回路のレジスタにロードされる値によりフレ
ーム間で発生される遊び文字の数を制御するデータフレ
ームの構成装置を提供することである。 〔課題を解決するための手段〕 本発明はデータリンクを介して伝送されるべきフレーム
を構成する装置に関する。データバッファがフレーム内
で伝送されるべきデータを記憶するために設けられ、見
出しバッファがプロセサによりそのフレームの見出しフ
ィールドにロードされるべき情報を記憶するように制御
され、制御レジスタが発生されるフレームの記述を含む
。状態マシンは制御レジスタから発生されるべきフレー
ムの記述に従って見出しバッファの内容とデータバッフ
ァからのデータを伝送する。本装置はまた追跡バッファ
を含み、この追跡バッファは第１正常動作モードではデ
ータリンクを介して伝送されるフレームのコピーを追跡
のために記録する。第２および第３動作モードではこの
追跡バッファに、データリンクを介しての伝送のために
プロセサにより多データ入力がロードされてシミュレー
ションモードでデータフレームをシミュレートしてデー
タ処理チャンネルの回路をテストするか、あるいは診断
モードでデータリンクにデータをそう人してデータ処理
チャンネルの、例えば正しくないデータ文字またはデー
タリンクのノイズを処理する能力を診断する。 〔実施例〕 第１図は本発明に使用しうるデータ処理システム１０の
全体図である。データ処理システム１０は１８Ｍシステ
ム／３７０のような計算機１２を含み、更にデータ入力
と出力機能を有する１以上のチャンネル１４を含んでい
る。チャンネル１４はデータリンク１８によりデバイス
１６に接続する。この実施例ではデータリンク１８はデ
バイス］−６からチャンネル１４・＼のデータ伝送用の
入力導体１８ａとチャンネル１４からデバイス１６への
データ伝送用の出力導体１８ ｂを含んている。 デバイス１６は周辺装置、数個の周辺装置を制御する制
御ユニット、またはデータリンク１８を多数の、１．す
御ユニットまたはデ・１イスの仔で次の１個１、二切換
えるためのスイッチ装置＆である。 第２図は第１図のデータ処理ンスデムのチャンネル１４
のブロック図である。入力導体１８ａは、入力同期化パ
ンツ７２２に接続１７た出力を有する非直列化回路２０
にデータを与える。同期化バッファ２２はインバウンド
（１ｎｂｏ＋−＋ｎｄ）フレ−ム状態マシン（ＩＦＳＭ
）２４に接続する。同期化バッファ２２はデータがイン
ハウン］・フレーム状態マシン２４て処理される速度と
は異なる速度−Ｃ非直列化回路２０に入るように非直列
化回路２０とインハウンドフレーム状態マンン２４の間
のインタフェースを与える。インバウンドフレーム状態
マシン２４からのデータは多ビツトデータ母線２８を介
１．てデータバッファ２６に与えられる。 その出力側においてデータバッファ２６からのデータは
多ビツトデータ母線３ｏを介
【７てアウトバウンド（ｏ
ｕｔｂｏｕｎｃｌ）フレーム状態マシン３２に伝送され
乙。この状態マシン３２の出力はアウトバウンド ウンド同期化バッファ３４からのデータは直列化回路３
６に与えられ、回路３６の出力はデータリンク１８の出
力導体１８ｂに接続する。データバッファ２６は双方向
性の状態マシン３ｏに接続し、この状態マシン３０はン
ステム／３７ｏのンステム母線４２とデータバッファ２
６との間の入力および山内中間データ母線４４．４６を
介してのデータ転送を制御する、。 この実施例においては入力導体１８Ａの入力データと出
力導体１８Ｂの出力データは７１ノ一ムμ出しスタート
およびフレーム後書エンドを含むデータフレーム内で組
織化される。またデータリンク１８を介して、デバイス
１６の状態を制御しリポートするための、同しくフレー
ム見出（７スタトおよび〕７１ノ〜ム後書きエンドを有
する制御フレーｊ・が伝送される。インバウンドフ［／
−ム状態７シン２４は入来′１６フト・−ムを２，デバ
イス−ｌマントからの入来データを分１；１目゛４・戸
−めにデー１−［・ｌ、、、そしてアウトバウンド アウトバウンドデータとコマリ・ドーノｌノー１１を構
成する。この実施例では、インバウンド状態マシン２４
とアウトバウンドフレーム状態マシン３２によるフレー
ムのデコードさ構成か可能であれば動作速度の関係で転
送回路５０に含まれるハードウェアにより夫々行われる
。成るレジスタおよびカウンタ並びに転送回路５０と状
態マシン２４３２はチャンネルプロセサ５２によりロー
ドされ制御される。 本発明のアウトバウンドフレーム状態マシン３２は３つ
の基本モード、すなわち正常モード、シミュレートＩ１
０モー ドおよび診断モードの１つて動作する。この正
常モードではアウトバウンドフレームはアウトバウンド
フレーム見出しバッファからのフレーム見出しと第２図
のデータバッファ２６からのデータを用いて構成される
。このアラＩ・ハウ゛／１・−２１，・ ムはｊ゛ウ
トバウンドフ］ノ！、制御ｌ／ｉス，５′５・′ノー’
−Ｈ） Ｉノ）１）ｉす御１ゴ゛ツトに従って構成さイ
）で）、、、、・ミｙ，１，・− １・［ 、、、”
Ｃ） −ｔ’ニードてはフレー１、見１（１１、はγウ
トバウ゛７Ｆノトーム追跡バッファから入り、５））７
・−ム】−−夕ばダーク発」」ノジスタまたはアウトバ
ウ：・ドＴ） ｉ／ １４追跡バツフアから入る。 診断モードでは他の２つのモーニドで通常用いられる８
−１０エンコーダはバイパスされそしてアウトバウンド
フレーム追跡バッファからの１０ビットデータ文字かア
ラＩ・バウンド文字列にそう人される。 第３Ａ，３Ｂ，４Ａ，４Ｂ図はアウトバウンドフレーム
状態マシ２回路３２にお１プるデータの流れを示すブロ
ック図を構成する。回路３２にはアウトバウンドフレー
ム見出しバッファ６０，アウトバウンドフレーム追跡バ
ッファ６２およびアウトハウンドフレーム制御レジスタ
６４が含まれている。アウトバウンド見出しバッファ６
０は、第２図のチャンネルプロセサ５２からのアドレス
をロードされる４ビットアウｊ・バウンドフレームポイ
ンタレジスタ６６によってアドレスづけされる１６Ｘ１
１ビツトンングルポートアレイである。 アウトバウンドフレーム見出しバッファ６０にロードさ
れるべきデータはチャンネルプロセサ５２からデータ母
線６８によっても供給される。アウトバウンドフレーム
見出しバッファのビット〇−２は後述するパリティチエ
ツク用に用いられ、ビット３−８は米国特許第４４８６
７３９号に示されるように８ビツトデータ文字を形成す
る。この米国特許に示されるように、これら８ビツトデ
ータ文字は８−１０エンコーダによりデータリンク１８
を介しての伝送のために１０ビツトコードに変換される
。アウトバウンドフレーム見出しバッファ６０の出力は
母線７０によりプロセサに、そしてアウトバウンドフレ
ーム制御レジスタ６４に、そしてアウトバウンドフレー
ム見出しバッファ６０から直接に母線７４を介してそし
てアウトバウンドフレーム制御レジスタ６４からの母線
７６を介してアウトバウンドフレーム追跡バッファの入
力レジスタ７２に与えられる。 アウトバウンドフレーム追跡バッファ６２は７ビツトの
アウトバウンドフレーム追跡バッファポインタレジスタ
８０によりアドレスづけされる１ ２８Ｘ １０ビツト
シングルポートアレイである。 ポインタビット０−２はアウトバウンドフレーム追跡バ
ッファ６２内の８個のセグメントの１個をアドレスし、
ビット３−６はアウトバウンドフレム追跡バッファセグ
メント内の１６個のエレメントの１個をアドレスする。 １０個のアウトバウンドフレーム追跡バッファビットは
上記３つのモトにおいて用いられる。正常モードでは追
跡中にビット０を１がパリティチエツクと後述するに文
字追跡に用いられ、ビット２−９はデータビットとして
用いられる。シミュレーションモードではビット２−９
がデータ用、０がチエツク用である。診断モードではこ
れら１０個のビットは診断用のエンコードされたリンク
文字を記憶するために用いられる。アウトバウンドフレ
ーム追跡バッファアドレスビットは第２図のチャンネル
プロセサ５２によりポインタレジスタ８０に与えられる
。 アウトバウンドフレーム追跡バッファ６２の入力と出力
はアウトバウンドフレーム追跡バッファ入力レジスタ７
２に接続し、このレジスタ７２はバッファアレイ６２へ
の読込みと書込み時にデータをプラットフォーム（ｐｌ
ａｔｆｏｒｍ）するために用いられる。前述のように正
常動作モードではアウトバウンドフレーム追跡バッファ
６２はアウトバウンドフレーム状態マシン回路３２によ
り構成されるデータフレームの追跡ログを記憶する。こ
のため人力バッファ７２は入力９０によりチャンネルプ
ロセサ５２からのデータ、第３Ａ、３Ｂ、４Ａ。 ４Ｂ図に示す母線９１を介して８−１０エンコーダに送
られるデータのコピーおよび母線７４を介してアウトバ
ウンドフレーム見出しバッファ６０からそして母線７６
を介してアウトバウンドフレム制御レジスタ６４からの
データを受ける。追跡バッファ６２はまた出力レジスタ
９４と制御レジスタ６４にも接続する。データ発生レジ
スタ９８の入力母線１００を介して追跡バッファ６２の
出力に接続しそしてシミュレーション動作モード用のデ
ータパターンを発生するために用いられ、そして後述す
るように回路３２用の汎用プラットフォームレジスタ（
ｇｅｎｅｒａｌ ｐｌａｔｆｏｒｍ ｒｅｇｉｓｔｅｒ
）である。 第４Ａ、４Ｂ図において、第１マルチプレクサ１０２は
第３Ｂ図の出力レジスタ９４からのデータ、第３Ｂ図の
データ発生レジスタ９８からのデータまたは第２．４図
に示す母線３０を介してデータバッファ２６から入るデ
ータを選択する。第２マルチプレクサ１０４は後述する
巡回冗長コード回路１０６からのデータ、第２図の出力
レジスタ９４からのデータ、マルチプレクサ１０２の出
力データ、データバ、ツファ２６からのデータ、または
前記米国特許第４４８６７３９号に関連して述べた遊び
文字のような特殊な文字として用いられるに文字を選択
する。マルチプレクサ１０４の出力は８−１０エンコー
ダ８６の入力にそして前述の母線９１を介して追跡バッ
ファ６２に与えられる。マルチプレクサ１０８はマルチ
プレクサ１０４からのデータまたは巡回冗長コード回路
１０６の出力を選択する。 巡回冗長コード回路１０６は下記の形のチエツクバイト
ですべてのフレームデータバイトを割算（７て得られる
２ハイトチ工ソク多項式を発生ずる。 Ｘ １ ５ ＋ Ｘ ” １ ２ ＋ Ｘ
” ５ ＊、−１零＊ このＪ Ｘ−ｈウゴアは２個の８ビットレジスタＣＲＣ
ＯＩＩＯとＣＲＣ１１１２並びに１６個のり［他ＯＲツ
リー１１４からなるグループで構成される。これら排他
ＯＲツリーの内の８個はＣＲＣＯレジスタ１１０をフィ
ード（ｆｅｅｄ） Ｌ、他の８個のツリーはＣＲＣルジ
スタ１１２をフィードする。排他ＯＲツリー１１４への
入力はマルチプレクサ１０８からのバイト幅の出力デー
タ列およびＣＲＣＯおよびＣＲＣルジスタ１１０１１０
２からのデータ列である。フレーｊ・発生の開始時にＣ
ＲＣＯおよびＣＲＣルジスタ１１０１１２にはすべて１
がロードされる（ ’ＦＦＦＦ ｘ）。 ＣＲＣレンスタ１１−０と１１２はデータバイトが発生
される度に排他ＯＲツリー１１４からロードされる。す
べてのデータバイトが発生された後に、２バイトチ工ツ
ク多項式はＣＲＣレジスタ１１．０と１１２に置かれる
。これらは２バイトであり、これらはフレームのエンド
でマルチプレクサ１０４によりアウトバウンドデータ列
へとゲートされる。これら２個のチエツクバイトは８−
］０エン・コーグ８６とマルチプレクサ８４を通じてア
ウトバウンドリンクに出される前にインバータ１１６で
反転される。これらＣＲＣバイトが伝送されるとき、こ
れらはＶ［他ＯＲ＝ツリー１１４を通１って送られる。 ＣＲＣレジスタ１１０．３＝１１２内のその結果による
値はＣＲＣ発生バードウＪアにエラーがなければＯとな
る。Ｏてない値は、バー ドウエアのエラーを発生する
１６ウエイ（νａｙ）ＯＲケ−１−１１，７により検出
される。 アウトバウンドフレーム状態マシン回路３２によるフレ
ームの構成を制御するための制御ビットはアウトバウン
ドフレーム見出しバッファ６０の１６番口の入力にロー
ドされる。そこからそれらはアウトバウンド７１ノ−ム
制御レジスタ６４にロートされＣアウトバウンドリンク
−ノ、のｉ、６成に際（状態マシンを制御する。チャコ
・ネル；ｆ ｎ七り一１５′、）。 のマイクロコードかアウトバウ１１−ノ１．−ノ、の送
出用意を完了すると、ぞれがまずアウトバウ゛・ドフレ
ーム見出（７バツフーｒ ６Ｑをロー１・、１：たは象
・更しそ（、で、状態マシンにポインタレジスタ６０内
のポインタをＦ’ ｘにセットさぜそしてこの位置の
内容をアウトバウンドフレーム制御レジスタ６４に置か
せることにより第５図の状態マシンをスタートさせる。 制御ビットの値とレジスタ６４は次の通りである ビットＯフレームデリミタタイプのスター１−。 これらデータバイトは特許出願 ＰＯ９−８８−０１１に説明されて いる。 ビット１ フレームデリミタタイプのエンド。 これらデリミタも上記特許出願ＰＯ ９−８８−０１１に説明されている。 ピノ１−２ 連続シーケンス発生： ビット３ 、−、 （’ｌｌ）ビットが４−ンのとき、状態マン’
、、／ ＋’、Ｊ：、７〜 、パ元生トジスタ９８の内
容をデー：、・Ｚｌ了〜とＩ、て用いて連続シゲ：６−
ζ：’ｌ’ ｉ’ｉ）生゛６ろ１．このビットがオンの
とき、Ｆｉ制御１．ノジスク６４の他のずぺ′１：のビ
ットは無視される。このシーケンスはデータ発生レジス
タ ９８の内容を変えることにより任意 の時点で変更ｌ、うる。この連続シ ケンスはチャンネルプロセリ−５２に より停止しうる。 アベンドデータ（ａｐｐｅｎｄ ｄａｔｅｒ） ：こ
のビットがオンのとき状態マシン はデータフレームを発生する。見出 しデータが伝送された後に状態マシ ンは一般にはデータバッファ２６で ある種々のソースから付加データを 伝送する。このアベンドデータビッ トは後述するように用いられるベー シング（ｐａｃｉｎｇ）のタイプを制御する。 ビット４−７ 見出しカウント： これら４個のビットはフレーム見出 しから読取られるべきバイトの数を 特定する。これらバイトはアドレス ０からスタートして見出しバッファ ６０から順次読出される。アベンド データビットがオフのとき見出しカ ウントはフレーム情報フィールドの 全長である。このアベンドデータビ ットがオンのとき通常はデータバッ ファ２６である。種々のソースから のデータが見出しの後に加えられる。 このカウントの値は１から１５とな りうる。 アウトバウンドフレーム状態マシン３２は状態マシンを
含み、その状態が第３Ａ、３Ｂ、４Ａ。 ４Ｂ図の回路を通るデータの流れを制御する。第５図は
この状態マシンの状態を示す。状態マシンは４ビツト状
態の１つとなりうるのであり、そこでは１６個のコード
ポイントの内の１３個が有利である。これら有効コード
ポイントは次の通りである。 ＩＤＬＩ、遊びシーケンスが発生されつつある。この状
態では状態マシンは完全に遊びであり、マイクロコード
によりスタートされるべきフレームを持っている。 ４ １ＤＬ２．ａびシーケンスが発生されつつある。こ
の状態はマイクロコードによりフレームがスタートされ
ているとき状態マシンにより用いられ、そして状態マシ
ンは制御バイトを獲得するために見出しバッファ６０を
読んでいる。 ５ ＩＤＬ３．遊びシーケンスが発生されつつある。 この状態において状態マシンは制御レジスタ６４をロー
ドしている。ベーシングパラメータが合致しておりそし
てデータが使用可能（制御レジスタ６４のアベンドデー
タビットがセットされるとき）であれば、状態マシンは
５ＯＦＩ状態に移る。状態マシンは上記の条件となるま
でＩ ＤＬ３状態にとどまる。 ７ Ｃ５一連続シーケンス状態。状態マシンが連続シ
ーケンスを発生するように指示されるとき、これはこの
状態とＩＤＬ３状態の間で交番する。ＩＤＬ３状態にお
いて連続状態の遊び文字が伝送され、モしてＣ８状態に
おいてデータ発生レジスタ９８からのデータ文字が伝送
される。 Ｉ ５ＯＦＩ−２個のフレームスタート文字の内の第
１の文字が発生されつつある。制御ビットＯが０であれ
ば遊び文字が発生される。制御ビット０が１であれば第
１のフレームスタート文字が発生される。 Ｂ ５ＯＦ２−２個のフレームスタート文字の第２番
目の文字が発生されつつある。 ２ ＨＤＲ−制御ビット４−７により特定されるハイ
ドの数が第３図のコンバリタ（ｃｏｍ−ｐａｒＨｏｒ）
１２９により見出しバッファ６０から読出される。 １０ ＤＡＴＡ−このデート（ｄａｔｅ）は制御レジ
スタ６４内のアペンドデータビットが活性のとき入れら
れる。データバイトはデータバッファ２６、追跡バッフ
ァ６２またはデータ発生ＤＡＴＧＥＮレジスタ９８から
とり出される。 １４ ＣＲＣＩ−この状態はＣＲＣＯレジスタ１１０
からのデータをマルチプレクサ １０４を通じてアウトバウンドデータ列へとゲートする
。この状態から状態マシンが状態１５へと進む。 １５ ＣＲＣ２−この状態はＣＲＣルジスタ１１２か
らのデータをマルチプレクサ １０４を介してアウトバウンドデータ列へとゲートする
。これは状態４からのみ入ることが出来、状態マシンは
常にこの状態から状態１１へと進む。 １１ ＥＯＦＩ−３個のフレームエンド文字の内の第
１の文字が発生されつつある。エラー条件がチャンネル
により検出されると、この状態に入りフレームデリミタ
のアボートエンド（ａｂｏｒｔ ｅｎｄ）を発生する。 ９ ＥＯＦ２−３個のフレームエンド文字の第２の文
字が発生されつつある。発生される正確なフレームは制
御レジスタ６４内のフレームエンドデリミタタイブビソ
トの値によりきまる。（−かしながら状態マシンがフレ
ームデリミタのアポ−）・エンドを発生１７ていれば第
２のアボート文字が発生される。 ８ ＥＯＦ３−３個のＥＯＦ文字の内の第３の文字が
発生されつつある。この第３文字の値は制御レジスタ６
４内のフレームデリミタのエンドの値によりきまる。こ
こでも状態マシンがフレームデリミタのアボートエン）
・を発生していれば発生される文字はフレームデリミタ
のアボートエンドの第３文字である。 ６．１２．１Ｂ これら状態は無効であり、これらに入
るとチャンネル制御チエツクとなる。 第６図はフレーム間の遊び文字の数を制御するために用
いられるアウトバウンドベーシングハドウェアのブロッ
ク図である。このハードウェアはマイクロコートにより
制御プロセサ１６からセットされる２個の１バイトレジ
スタ］３０と１３２を含む。データベース１／ジスタ１
３０はデータフレーム（アペンドデータビットがオンと
なると発生されるフレーム）間の遊び文字の最少数を制
御する。そして制御ベースレジスタ１３２はデータを含
まないフレーム（アペンドデータビットがオフのとき発
生されるフレーム）間の遊び文字の最少数を制御する。 この制御ベース１／ジスタ１３２はデータフレームと非
データフレーム間の遊び文字の最少数の決定も行う。デ
ータベースｌノシスタ１３０内の値はフレーム間にそう
人されるへき遊び文字の数の２倍であり、最大で５１０
個の遊び文字としうる。制御ベースレジスタ１３２内の
値はフレーム間にそう人されるべき遊び文字の数の４倍
であり、最大で１０２０個の遊び文字となる。両レジス
タにおいて、値０はアウトバウンドフレーム状態マシン
回路３２により伝送されうる遊び文字の最少数をヒツト
する。 １０ビットベースプＪウント力Ｔ′ノンク１３−４はル
−ム間の遊び文字をカウントする。べ−Ｘ ：ｈウラ１
３４は３個のフレームデリニタＬンＦ文字の最後の文字
か送られるときｉ、： Ｑにリセットさイ゛ｊ、る、３
ベースカウンタ１３４内の値は夫々−４１の１−ハイド
幅の比較器１３６と１３８によりデータベースレジスタ
１３０と制御ベースレジスタ］３２からの値と比較され
る。ベースカウントピッｉ−１−８はデータベースビッ
ト０−７と比較される。これらビットが等しいと比較器
１３６により決定されるとデータベース整合ラッチ（ｄ
ａｔａ ｐａｃｅ ｍｅｔｌａｔｃｈ ） １４０かセ
ットされる。ベースカウントビット０−７は比較器１３
８により制御ベースビット０−７と比較され、これらが
等しいと制御ベース整合ラッチ１４２がセットされる。 データベースラッチ１４０と制御ベース整合ラッチ１４
２はアウトバウンドフレームのスタートでリセットされ
る。 使用データペーシングラッチ（ｕｓｅ ｄａｔａ ｐａ
ｅｉ−ｎｇ １ａｔｃｈ） １４５と第３図の制御レジ
スタ６４内のアベ゛５・トノ−１−りじ・／Ｉ・は第５
図の状態マシンに、−１、す、フ１７・−ム９虻牛中に
べ、−シングラッチ１４０と］〆１［シの内とイ′（が
（；［−用さ：４１．るべきかを決定する〆、−め１４
丁用いら’ｎ７１ｏ第つ２図の状態マシンがフレーム発
生４開始り゛るバｉ：に、使用データペーシングラソチ
１４５には制御レジスタ６４内のアペンドデータビット
の値がロードされる。使用データペーシングラッチ１４
５がセットされると、それをセラ！・した前のフレーム
はデータフレームであったことになり、データアペンド
ビットがセットされると、現在のフレームかデータフレ
ームであることは明らかである。その結果、使用データ
ベースラッチ１４５は第５図の状態マシンにより発生さ
れた最後のフレームがデータフレームであったかどうか
を示す。使用データベースラッチ］２４５の出力はアペ
ンドデータビットとＡＮＤ処理されてベーシングパラメ
ータ整合ラッチ１４０と１４２の内の適正なものを選択
する。データベースラッチ１４０は使用データベースラ
ッチ】４５とアベントデータビソトが共にオンのときフ
レーム発生を行わせるために用いられる。このようにデ
ータベーシングはデータを含むフレーム間のみに用いら
れる。 アウトバウンドフレーム状態マシン３２の動作とその正
常動作モードにもどると、アウトバウンドフレーム見出
しバッファ６０はフレーム見出しまたは全フレームをア
ウトバウンドフレーム発生の準備のために記憶するため
に用いられる。アレイ６０のはじめの１５個のエレメン
トはフレーム見出しを記憶するために用いられ、１６番
目のエレメントはアウトバウンドフレーム制御値を記憶
するために用いられる。マイクロコードはＳｌｌ？−Ｏ
ＵＴＦＲＭＢＵＳ フィクロオーダ（ｍｉｃｒｏｏｒｄ
ｅｒ）を用いることによりこのアレイを書込む。アレイ
６０のアドレスはアウトバウンドフレームポインタレジ
スタ６６にロードされ、アレイ６０用のデータはチャン
ネルプロセサ５２により母線６８を介して入力される。 マイクロコードがアウトバウンドフレームを送るとき、
まずアウトバウンドフレーム見出しバッファ６０をロー
ドまたは変更しそして第５図の状態マシンをスタートさ
せてそれにポインタレジスタ６６をＦ’ ｘにセット
させそして１６番目の位置のアレイの内容をアウトバウ
ンドフレーム制御レジスタ６４に置かせる。これは第５
図の状態マシンのＩＤＬ２とＩＤＬ３状態において生じ
る。 前述のようにアウトバウンドフレーム制御レジスタ６４
の内容は第５図の状態マシンに発生されるべきフレーム
の特性を記述する。 第５図の状態マシンは制御レジスタ６４をロードした後
に、連続シーケンスビットを検査する。 このビットがオンであれば第５図の状態マシンは直ちに
シーケンスを、ＩＤＬ３とＣ８状態の間で切換えること
により発生する。連続シーケンスビットがオフであれば
、第５図の状態マシンはアペンドデータビットを検査す
る。このビットはアベンドデータ機能を制御するのみな
らず、前述のようにフレーム伝送を進めうるようにする
ためにどちらのベーシング要件を満たすべきかを決定す
る。 アペンドデータビットがオンであれば第５図の状態マシ
ンは第２図の転送回路５０内のカウンタを検査して、フ
レーム伝送を開始するに充分なデータが局部バッファに
あるかどうかを決定する。転送回路５０は本発明外であ
るからその詳細は述べない。 データベーシングおよびデータ可用性の要件が満足され
ると、第５図の状態マシンは５ＯＦＩとＳＯＦ２状態を
通って進行し、そこで制御レジスタ６４内のフレームデ
リミタスタートタイプビットによりきまる適正なフレー
ムデリミタスタートを発生する。ポインタレジスタ６６
内のポインタは０にセットされ、第１見出しバイトが見
出しバッファ６０から読出される。第５図の状態マシン
はＨＤＲ状態へと進み、その間制御レジスタ６４の見出
しカウントビットできまる数の見出しバイトを伝送する
。 見出し送出後に第５図の状態マシンは再びアペンドデー
タビットを検査してＤＡ’ＴＡ状態に進むへきかＣＲＣ
１状態に向うべきかを決定する。 ＣＲＣｌおよびＣＲＣ２状態において第５図の状態マシ
ンは前述のように２バイト巡回冗長コードを伝送する。 ＣＲＣ伝送後に第５図の状態マシンはＥＯＦＩ ＥＯ
Ｆ２およびＥＯＦ３状態を経過する。フレームデリミタ
エンドタイプビットがＥＯＦ２とＥＯＦ３状態において
伝送のだめのエンドフレームデリミタのタイプを決定す
るため検査される。ＥＯＦ３状態後にフレーム伝送が決
定されそして第５図の状態マシンは次のフレームの準備
のためにＩＤＬＩ状態にもどる。 シミュレーションモード動作ではアウトバウンドフレー
ム状態マシン３２がハードウェアに、チャンネルインタ
ーフェースに付属する制御ユニットをシミュレートする
ためマイクロコードのサブルーチンを与える。シミュレ
ーション動作モードにおいてアウトバウンドデータビッ
ト列が第２図の母線１５０によりインバウンドデータビ
ット列に折り返される。この折返し機能は、ビット列が
インバラトン回路のどこにそしてどのような形で供給さ
れるかにより回路２０．２２または２４を検査するため
に使用出来ることは明らかである。 チャンネルプロセサ５２０チヤンネル機能の機能コード
がンミュレートされる制御ユニットにフレムを送るとき
、このフレームはリンクには送られすアウトバウンドフ
レーム見出（７バソークア６゜とデータバッファ２６に
残され、そこでンミュレー・ションコー）・がそのフレ
ームを検査する。シミュレーションコードかチャンネル
へのフレームを発４ｒすると、それは第５図の状態マシ
ンを用いてフレームを送るためにアウトバウンドフレ−
ム追跡バッファ６２とデータ発生レジスタ９８を使用す
る。このシミュレーンヨンフレームはＮ線１５０を介し
てチャンネルのインバウンドフレム状態マシン２４に折
り返される。次にこのシミュレーション７１ノームは制
御ユニットから入る他のフレームと同様に機能コードに
より処理される。 シミュレーション動作モートにおいてフレームのＪルー
） （ｒｅｒｏｕｔｅ）は、シミュレーションコードに
対する割込みを牛（７させフレームを発生しないように
チャンネルプロセサ５２のインストラフシランの実行を
変えることにより達成される。シミュレーションコード
が制御されると、それはアウトバウンドフレーム見出し
バッファ６０がインバウドフレーム状態マシン２４内の
同様のバッファの代りに読取られるように他のマイクロ
オーダの実行を変更する。このようにシミュレーション
コドはアウトバウンドフレーム見出しバッファ６０をあ
たかもそれがインフレーム（ｉｎｆｒａｍｅ）バッファ
であったように読取る。このときシミュレーションコー
トはアウトバウンドフレーム見出しバッファ６０の代り
にアウトバウンドフレ−ム追跡バッファ６２（セグメン
ト６、アト１／ス０］５）をロードする。次にこのシミ
ュレーションコートはアウトバウンドフレーム追跡バッ
ファ６２をそれかアウトフレーム（ｏｕｔ ｆ ｒａｍ
ｅ）バッファであったようにロードする。第５図の状態
マシンはフレームを発生し、それをアウトバウンドリン
クに送るために用いられ、そこでチャンネルにもとされ
る。シミュレーションコードが終了すると制御を機能コ
ードにもとしうるようにする。要するに、アウトバウン
ドリンクー、１、状態、・ミ、じ・回路３２のシミュレ
ーションセードがア＋７１−バウルＩ・フレーム制御じ
ソトと踏出ｊ端仝［（の゛〕−ス、Ｉ叫−７−ン、−ア
ウトバウンドフレーム追跡バッーフノ・の−（−、り、
、、（ソト０を用いて〕１ノームを発生ずイ）。 まｌ二このシミ：Ｊ１ノーションコ〜 ドはデ〜り一フ
レームも発生する。インストラクションをシステム／３
７０マシン］２からチャンネル１４に通ずためのチャン
ネル制御ロードが読取コマンドであるとき、このシミュ
レ−ションコードはアベンドフレームデータを発生する
ためにデータ発生レジスタ９８を用いる。発生されてい
るデータフレーム内のフレームデータの長さは転送回路
５０内の適当なデータ長さレジスタ（図示せず）により
きめられる。チャンネルコマンドロードが書込コマンド
であるとき、シミュレーションコードはデータソース２
６からデータをアンロードしそしてそれを第４Ｂ図の比
較器１２２により第３Ｂ図のデータ発生レジスタ９８に
よって発生されたパターンと比較しなければならない。 シミュ１ノージョン動作モードにｐ３ ｉｙ、Ｌ−４−
プ２−り処理モードはシミコ１ノｉｉ −Ｈ：・−７−
１’タロ刀−ドにより−りえられる１ンコド１１ｂに）
：っ−【丁Ｈｈすｆ、１ ；”＼ｌ−Ｌ ”ｆ：’ ｒ
ｒ ニーれら：′Ｌンコー ドはデ タが〉−５−ク
バヅソ７２６から入るよう６．′：するか、４０バイト
の１ タパターンか伝送または比較のために発１（−さ
れるよ・）にするが、伝送または比較のためにデータ発
生（ＤＡＴＧＥＮ）Ｉノジスタ９８により２５６バイト
の増大するデータパター：ｚがＤＡＴＧＥＮ９８により
発生されるようにするか、あるいはアウトバウンドフレ
ーム追跡バッファ６２かアドレス ４０’ｘでスタート
しアト１ノス゛７Ｆ’ ｘ後に’４０’ｘにもどるデ
ータソースとして用いら杵るようにする。ＤＡＴＧＥＮ
９８は第２および第３のエンコードにより疑似乱数発生
器またはインフレメンタ（１ｎｃｒｅｌｌｌｅｎｔｏｒ
）として動作（７うる。 診断モードは２つの付加的エンコードをセットする。第
１のものはアウトバウンドフレーム追跡バッファがアド
レス゛００’ｘでスタートシ’７Ｆ’ ｘ後に４０゛
Ｘにもどるデータソース（１０ビツトモード）として
使用されることを特定する。この場合、見出し、デリミ
タまたはＣＲＣは発生されずそして伝送される文字の数
はデータ長さレジスタ内に特定される。第２のものはア
ウトバウンドフレーム追跡バッファ６２がアドレス °
００’ ｘてスタートしアドレス７Ｆ’ ｘて４０
° Ｘに折り返すデータソース（常に１０ビツトモード
）として使用されることを特定する。この場合、停止を
命令されるまで伝送が続き、フレームが停止を命令され
た後に、伝送は現在のアウトバウンドフレーム追跡バッ
ファ６２のアドレス゛７Ｆ’ ｘの通過後に停止する
。 アウトバウンドフレーム追跡バッファ６２のエレメント
は１０ビット幅であり、ビット０はパリティビット、ビ
ット１はに文字ビット、ビット２−９はデータビットで
ある。第５図の状態マシンにより伝送される夫々のフレ
ームによりアウトバウンドフレーム追跡バッファ６２に
１つの入力が生しる。追跡バッファ６２は８セグメント
に分割され、夫々のセグメントは１６エメレントを含む
。 各セグメントの１６番目のエレメントはフレーム発生に
用いられる制御ビット値を含み、エレメント０−１４は
フレームデータ（フレームスタートデリミタには含まれ
ない）のはじめの１５バイトを追跡する。フレーム追跡
は８個のセグメントが伝送された最後の８フレームを常
に含むように連続的である。追跡されるフレームが１５
バイトより長ければ追跡は１５バイトが伝送されるまで
続く。フレームが充分短いのであればフレームエンドブ
リミタおよびいくつかの遊びシーケンス文字かにライン
をオンとして８ビツト形式で追跡される。全１５バイト
の追跡は他のフレームが現在のフレームが終った直裁に
スタートされる場合に停止される。追跡されるフレーム
が１５バイトより長ければはじめの１５バイトのみが追
跡され、残りのバイトは追跡されない。追跡バッファ６
２の内容はログのために読取られる。各エレメントは２
回のアレイ読取を必要とし、第１の読取はビット２−９
用であり、第２はビット０と１である。 シミュレーションモードにおいて、アウトバウンドフレ
ーム追跡バッファ６２における通常の追跡は前述のよう
に追跡バッファ６２内のシミュレーションデータの重ね
書きを防止するために不能とされる。上述のようにシミ
ュレーションマイクロコードは追跡バッファ６２の第１
セグメント内にチャンネルに対するレスポンスをつくる
。このセグメント内のデータは見出しバッファ６０内の
それと全く同じに配置される。シミュレートされるフレ
ームがスタートすると、第５図の状態マシンは追跡・バ
ッファ６２のセグメント０をあたかもそれか見出しバッ
ファ６０であったようにアクセスする。追跡バッファ６
２が８ビツトモードのデータソースとして用いられると
き、第５図の状態マシンは追跡バッファ６２の下半分（
アドレスは４０° ｘ−’７ｆ′ ｘ）をアクセスしそ
してこのデータをフレーム見出しにアペンドする。この
ようにシミュレーションコードはデータ発生レジスタ９
８によっては発生出来ない特別のデータをチャンネルに
送る。 アウトバウンドフレーム状態マシン回路３２の診断動作
モードにおいて、第５図の状態マシンも追跡バッファ６
２の重ね書きを防止される。追跡バッファ６２は２段階
でそこに書込まれる１０とットデータのデータソースと
して用いられる。この場合、チャンネルプロセサ５２は
１つのエレメントのビット２−９を追跡バッファ６２に
書込み、そして次にビット０と１を書込む。次に追跡バ
ッファ６２はテストケースの長さにより１０ビツトモー
ドのあるいは常時１０ビツトモードのデータソースとし
て用いられる。命令を受けると、追跡バッファ６２から
の１０ビット文字が第４図のマルチプレクサ８４により
アウトバウンドビット列に入れられる。 。 ディスパリティ制御機能は診断動作モードに与えられ、
これが状態マシンにより発生されるデータからランニン
グディスパリティを予測しうるようにする。ランニング
ディスパリティの詳細は前記米国特許第４４８６７３９
号に示されている。 フレームがスタートした後に、第５図の状態マシンは８
−１０エンコーダのディスパリティが正となるまで待機
する。この時点て第５図の状態マシンは文字伝送をエン
コーダ８６の出力から追跡バッファ６２の出力へマルチ
プレクサ８４の作用により切換えることによってエンコ
ーダをバイパスする。追跡バッファ６２から１０ビット
文字が伝送される間にエンコーダのディスパリティは強
制的に１Ｌとなる。追跡バッファ６２から伝送される文
字の数はそれが１０ビットモードのデータソスと１７で
用いられるときデータ長さレジスタにより与えられる。 テストケースが終了すると、８〕０エンコーダ８６はバ
イパスされず、そのデイスバリディサブブロノタは負の
ディスパリティを有する。このディスパリティ制御はテ
ストケースを正しいディスパリティで書込みそ１７でそ
れらを遊び列に入れることを可能にする。エンコーダ８
６を通（７て第５図の状態マシンにより伝送される最後
の遊び文字は正のディスパリティを有する。 それ故、テストケースは正の入力ディスバリティを仮定
しなければならない。テストケースの終りにエンコーダ
により発生される文字は正のランニングディスパリティ
てスタートするから、第１のエンコーダにより発生され
る遊び文字は負のディスバリデイを自゛する（」二記米
国特許参照）。それ故、テストケースは正の入力および
出力ディスバリティを有ずべきである。テストゲースは
奇数または偶数文字でありうるし、有効な］０ビットパ
ターンを発生ずるためにこのテストゲースのはじめそし
てまたは終りは遊び文字で埋め込まれうる。 見出しバッファ６０は１ラー検出用の３個のバリデイビ
ットを有する。アレイの書込み時にこれらビットはアウ
トバウンドフレームポインタレジスタ６６のパリティ、
データパリティおよびデータ自体から予測される。第４
Ｂ図の排他ＯＲゲ１−１１８．１２０，１５２はア１ノ
イエレメント中の複数の隣接するエラーを検出するよう
に配置される。アレイが読取られ、これらパリティビッ
トが適当なデータとポインタ１／ジスタロ６のパリティ
ビットてチエツクされるとき、そのデータ用の奇パリテ
ィはエラーのないとき予測される。
ｕｔｂｏｕｎｃｌ）フレーム状態マシン３２に伝送され
乙。この状態マシン３２の出力はアウトバウンド ウンド同期化バッファ３４からのデータは直列化回路３
６に与えられ、回路３６の出力はデータリンク１８の出
力導体１８ｂに接続する。データバッファ２６は双方向
性の状態マシン３ｏに接続し、この状態マシン３０はン
ステム／３７ｏのンステム母線４２とデータバッファ２
６との間の入力および山内中間データ母線４４．４６を
介してのデータ転送を制御する、。 この実施例においては入力導体１８Ａの入力データと出
力導体１８Ｂの出力データは７１ノ一ムμ出しスタート
およびフレーム後書エンドを含むデータフレーム内で組
織化される。またデータリンク１８を介して、デバイス
１６の状態を制御しリポートするための、同しくフレー
ム見出（７スタトおよび〕７１ノ〜ム後書きエンドを有
する制御フレーｊ・が伝送される。インバウンドフ［／
−ム状態７シン２４は入来′１６フト・−ムを２，デバ
イス−ｌマントからの入来データを分１；１目゛４・戸
−めにデー１−［・ｌ、、、そしてアウトバウンド アウトバウンドデータとコマリ・ドーノｌノー１１を構
成する。この実施例では、インバウンド状態マシン２４
とアウトバウンドフレーム状態マシン３２によるフレー
ムのデコードさ構成か可能であれば動作速度の関係で転
送回路５０に含まれるハードウェアにより夫々行われる
。成るレジスタおよびカウンタ並びに転送回路５０と状
態マシン２４３２はチャンネルプロセサ５２によりロー
ドされ制御される。 本発明のアウトバウンドフレーム状態マシン３２は３つ
の基本モード、すなわち正常モード、シミュレートＩ１
０モー ドおよび診断モードの１つて動作する。この正
常モードではアウトバウンドフレームはアウトバウンド
フレーム見出しバッファからのフレーム見出しと第２図
のデータバッファ２６からのデータを用いて構成される
。このアラＩ・ハウ゛／１・−２１，・ ムはｊ゛ウ
トバウンドフ］ノ！、制御ｌ／ｉス，５′５・′ノー’
−Ｈ） Ｉノ）１）ｉす御１ゴ゛ツトに従って構成さイ
）で）、、、、・ミｙ，１，・− １・［ 、、、”
Ｃ） −ｔ’ニードてはフレー１、見１（１１、はγウ
トバウ゛７Ｆノトーム追跡バッファから入り、５））７
・−ム】−−夕ばダーク発」」ノジスタまたはアウトバ
ウ：・ドＴ） ｉ／ １４追跡バツフアから入る。 診断モードでは他の２つのモーニドで通常用いられる８
−１０エンコーダはバイパスされそしてアウトバウンド
フレーム追跡バッファからの１０ビットデータ文字かア
ラＩ・バウンド文字列にそう人される。 第３Ａ，３Ｂ，４Ａ，４Ｂ図はアウトバウンドフレーム
状態マシ２回路３２にお１プるデータの流れを示すブロ
ック図を構成する。回路３２にはアウトバウンドフレー
ム見出しバッファ６０，アウトバウンドフレーム追跡バ
ッファ６２およびアウトハウンドフレーム制御レジスタ
６４が含まれている。アウトバウンド見出しバッファ６
０は、第２図のチャンネルプロセサ５２からのアドレス
をロードされる４ビットアウｊ・バウンドフレームポイ
ンタレジスタ６６によってアドレスづけされる１６Ｘ１
１ビツトンングルポートアレイである。 アウトバウンドフレーム見出しバッファ６０にロードさ
れるべきデータはチャンネルプロセサ５２からデータ母
線６８によっても供給される。アウトバウンドフレーム
見出しバッファのビット〇−２は後述するパリティチエ
ツク用に用いられ、ビット３−８は米国特許第４４８６
７３９号に示されるように８ビツトデータ文字を形成す
る。この米国特許に示されるように、これら８ビツトデ
ータ文字は８−１０エンコーダによりデータリンク１８
を介しての伝送のために１０ビツトコードに変換される
。アウトバウンドフレーム見出しバッファ６０の出力は
母線７０によりプロセサに、そしてアウトバウンドフレ
ーム制御レジスタ６４に、そしてアウトバウンドフレー
ム見出しバッファ６０から直接に母線７４を介してそし
てアウトバウンドフレーム制御レジスタ６４からの母線
７６を介してアウトバウンドフレーム追跡バッファの入
力レジスタ７２に与えられる。 アウトバウンドフレーム追跡バッファ６２は７ビツトの
アウトバウンドフレーム追跡バッファポインタレジスタ
８０によりアドレスづけされる１ ２８Ｘ １０ビツト
シングルポートアレイである。 ポインタビット０−２はアウトバウンドフレーム追跡バ
ッファ６２内の８個のセグメントの１個をアドレスし、
ビット３−６はアウトバウンドフレム追跡バッファセグ
メント内の１６個のエレメントの１個をアドレスする。 １０個のアウトバウンドフレーム追跡バッファビットは
上記３つのモトにおいて用いられる。正常モードでは追
跡中にビット０を１がパリティチエツクと後述するに文
字追跡に用いられ、ビット２−９はデータビットとして
用いられる。シミュレーションモードではビット２−９
がデータ用、０がチエツク用である。診断モードではこ
れら１０個のビットは診断用のエンコードされたリンク
文字を記憶するために用いられる。アウトバウンドフレ
ーム追跡バッファアドレスビットは第２図のチャンネル
プロセサ５２によりポインタレジスタ８０に与えられる
。 アウトバウンドフレーム追跡バッファ６２の入力と出力
はアウトバウンドフレーム追跡バッファ入力レジスタ７
２に接続し、このレジスタ７２はバッファアレイ６２へ
の読込みと書込み時にデータをプラットフォーム（ｐｌ
ａｔｆｏｒｍ）するために用いられる。前述のように正
常動作モードではアウトバウンドフレーム追跡バッファ
６２はアウトバウンドフレーム状態マシン回路３２によ
り構成されるデータフレームの追跡ログを記憶する。こ
のため人力バッファ７２は入力９０によりチャンネルプ
ロセサ５２からのデータ、第３Ａ、３Ｂ、４Ａ。 ４Ｂ図に示す母線９１を介して８−１０エンコーダに送
られるデータのコピーおよび母線７４を介してアウトバ
ウンドフレーム見出しバッファ６０からそして母線７６
を介してアウトバウンドフレム制御レジスタ６４からの
データを受ける。追跡バッファ６２はまた出力レジスタ
９４と制御レジスタ６４にも接続する。データ発生レジ
スタ９８の入力母線１００を介して追跡バッファ６２の
出力に接続しそしてシミュレーション動作モード用のデ
ータパターンを発生するために用いられ、そして後述す
るように回路３２用の汎用プラットフォームレジスタ（
ｇｅｎｅｒａｌ ｐｌａｔｆｏｒｍ ｒｅｇｉｓｔｅｒ
）である。 第４Ａ、４Ｂ図において、第１マルチプレクサ１０２は
第３Ｂ図の出力レジスタ９４からのデータ、第３Ｂ図の
データ発生レジスタ９８からのデータまたは第２．４図
に示す母線３０を介してデータバッファ２６から入るデ
ータを選択する。第２マルチプレクサ１０４は後述する
巡回冗長コード回路１０６からのデータ、第２図の出力
レジスタ９４からのデータ、マルチプレクサ１０２の出
力データ、データバ、ツファ２６からのデータ、または
前記米国特許第４４８６７３９号に関連して述べた遊び
文字のような特殊な文字として用いられるに文字を選択
する。マルチプレクサ１０４の出力は８−１０エンコー
ダ８６の入力にそして前述の母線９１を介して追跡バッ
ファ６２に与えられる。マルチプレクサ１０８はマルチ
プレクサ１０４からのデータまたは巡回冗長コード回路
１０６の出力を選択する。 巡回冗長コード回路１０６は下記の形のチエツクバイト
ですべてのフレームデータバイトを割算（７て得られる
２ハイトチ工ソク多項式を発生ずる。 Ｘ １ ５ ＋ Ｘ ” １ ２ ＋ Ｘ
” ５ ＊、−１零＊ このＪ Ｘ−ｈウゴアは２個の８ビットレジスタＣＲＣ
ＯＩＩＯとＣＲＣ１１１２並びに１６個のり［他ＯＲツ
リー１１４からなるグループで構成される。これら排他
ＯＲツリーの内の８個はＣＲＣＯレジスタ１１０をフィ
ード（ｆｅｅｄ） Ｌ、他の８個のツリーはＣＲＣルジ
スタ１１２をフィードする。排他ＯＲツリー１１４への
入力はマルチプレクサ１０８からのバイト幅の出力デー
タ列およびＣＲＣＯおよびＣＲＣルジスタ１１０１１０
２からのデータ列である。フレーｊ・発生の開始時にＣ
ＲＣＯおよびＣＲＣルジスタ１１０１１２にはすべて１
がロードされる（ ’ＦＦＦＦ ｘ）。 ＣＲＣレンスタ１１−０と１１２はデータバイトが発生
される度に排他ＯＲツリー１１４からロードされる。す
べてのデータバイトが発生された後に、２バイトチ工ツ
ク多項式はＣＲＣレジスタ１１．０と１１２に置かれる
。これらは２バイトであり、これらはフレームのエンド
でマルチプレクサ１０４によりアウトバウンドデータ列
へとゲートされる。これら２個のチエツクバイトは８−
］０エン・コーグ８６とマルチプレクサ８４を通じてア
ウトバウンドリンクに出される前にインバータ１１６で
反転される。これらＣＲＣバイトが伝送されるとき、こ
れらはＶ［他ＯＲ＝ツリー１１４を通１って送られる。 ＣＲＣレジスタ１１０．３＝１１２内のその結果による
値はＣＲＣ発生バードウＪアにエラーがなければＯとな
る。Ｏてない値は、バー ドウエアのエラーを発生する
１６ウエイ（νａｙ）ＯＲケ−１−１１，７により検出
される。 アウトバウンドフレーム状態マシン回路３２によるフレ
ームの構成を制御するための制御ビットはアウトバウン
ドフレーム見出しバッファ６０の１６番口の入力にロー
ドされる。そこからそれらはアウトバウンド７１ノ−ム
制御レジスタ６４にロートされＣアウトバウンドリンク
−ノ、のｉ、６成に際（状態マシンを制御する。チャコ
・ネル；ｆ ｎ七り一１５′、）。 のマイクロコードかアウトバウ１１−ノ１．−ノ、の送
出用意を完了すると、ぞれがまずアウトバウ゛・ドフレ
ーム見出（７バツフーｒ ６Ｑをロー１・、１：たは象
・更しそ（、で、状態マシンにポインタレジスタ６０内
のポインタをＦ’ ｘにセットさぜそしてこの位置の
内容をアウトバウンドフレーム制御レジスタ６４に置か
せることにより第５図の状態マシンをスタートさせる。 制御ビットの値とレジスタ６４は次の通りである ビットＯフレームデリミタタイプのスター１−。 これらデータバイトは特許出願 ＰＯ９−８８−０１１に説明されて いる。 ビット１ フレームデリミタタイプのエンド。 これらデリミタも上記特許出願ＰＯ ９−８８−０１１に説明されている。 ピノ１−２ 連続シーケンス発生： ビット３ 、−、 （’ｌｌ）ビットが４−ンのとき、状態マン’
、、／ ＋’、Ｊ：、７〜 、パ元生トジスタ９８の内
容をデー：、・Ｚｌ了〜とＩ、て用いて連続シゲ：６−
ζ：’ｌ’ ｉ’ｉ）生゛６ろ１．このビットがオンの
とき、Ｆｉ制御１．ノジスク６４の他のずぺ′１：のビ
ットは無視される。このシーケンスはデータ発生レジス
タ ９８の内容を変えることにより任意 の時点で変更ｌ、うる。この連続シ ケンスはチャンネルプロセリ−５２に より停止しうる。 アベンドデータ（ａｐｐｅｎｄ ｄａｔｅｒ） ：こ
のビットがオンのとき状態マシン はデータフレームを発生する。見出 しデータが伝送された後に状態マシ ンは一般にはデータバッファ２６で ある種々のソースから付加データを 伝送する。このアベンドデータビッ トは後述するように用いられるベー シング（ｐａｃｉｎｇ）のタイプを制御する。 ビット４−７ 見出しカウント： これら４個のビットはフレーム見出 しから読取られるべきバイトの数を 特定する。これらバイトはアドレス ０からスタートして見出しバッファ ６０から順次読出される。アベンド データビットがオフのとき見出しカ ウントはフレーム情報フィールドの 全長である。このアベンドデータビ ットがオンのとき通常はデータバッ ファ２６である。種々のソースから のデータが見出しの後に加えられる。 このカウントの値は１から１５とな りうる。 アウトバウンドフレーム状態マシン３２は状態マシンを
含み、その状態が第３Ａ、３Ｂ、４Ａ。 ４Ｂ図の回路を通るデータの流れを制御する。第５図は
この状態マシンの状態を示す。状態マシンは４ビツト状
態の１つとなりうるのであり、そこでは１６個のコード
ポイントの内の１３個が有利である。これら有効コード
ポイントは次の通りである。 ＩＤＬＩ、遊びシーケンスが発生されつつある。この状
態では状態マシンは完全に遊びであり、マイクロコード
によりスタートされるべきフレームを持っている。 ４ １ＤＬ２．ａびシーケンスが発生されつつある。こ
の状態はマイクロコードによりフレームがスタートされ
ているとき状態マシンにより用いられ、そして状態マシ
ンは制御バイトを獲得するために見出しバッファ６０を
読んでいる。 ５ ＩＤＬ３．遊びシーケンスが発生されつつある。 この状態において状態マシンは制御レジスタ６４をロー
ドしている。ベーシングパラメータが合致しておりそし
てデータが使用可能（制御レジスタ６４のアベンドデー
タビットがセットされるとき）であれば、状態マシンは
５ＯＦＩ状態に移る。状態マシンは上記の条件となるま
でＩ ＤＬ３状態にとどまる。 ７ Ｃ５一連続シーケンス状態。状態マシンが連続シ
ーケンスを発生するように指示されるとき、これはこの
状態とＩＤＬ３状態の間で交番する。ＩＤＬ３状態にお
いて連続状態の遊び文字が伝送され、モしてＣ８状態に
おいてデータ発生レジスタ９８からのデータ文字が伝送
される。 Ｉ ５ＯＦＩ−２個のフレームスタート文字の内の第
１の文字が発生されつつある。制御ビットＯが０であれ
ば遊び文字が発生される。制御ビット０が１であれば第
１のフレームスタート文字が発生される。 Ｂ ５ＯＦ２−２個のフレームスタート文字の第２番
目の文字が発生されつつある。 ２ ＨＤＲ−制御ビット４−７により特定されるハイ
ドの数が第３図のコンバリタ（ｃｏｍ−ｐａｒＨｏｒ）
１２９により見出しバッファ６０から読出される。 １０ ＤＡＴＡ−このデート（ｄａｔｅ）は制御レジ
スタ６４内のアペンドデータビットが活性のとき入れら
れる。データバイトはデータバッファ２６、追跡バッフ
ァ６２またはデータ発生ＤＡＴＧＥＮレジスタ９８から
とり出される。 １４ ＣＲＣＩ−この状態はＣＲＣＯレジスタ１１０
からのデータをマルチプレクサ １０４を通じてアウトバウンドデータ列へとゲートする
。この状態から状態マシンが状態１５へと進む。 １５ ＣＲＣ２−この状態はＣＲＣルジスタ１１２か
らのデータをマルチプレクサ １０４を介してアウトバウンドデータ列へとゲートする
。これは状態４からのみ入ることが出来、状態マシンは
常にこの状態から状態１１へと進む。 １１ ＥＯＦＩ−３個のフレームエンド文字の内の第
１の文字が発生されつつある。エラー条件がチャンネル
により検出されると、この状態に入りフレームデリミタ
のアボートエンド（ａｂｏｒｔ ｅｎｄ）を発生する。 ９ ＥＯＦ２−３個のフレームエンド文字の第２の文
字が発生されつつある。発生される正確なフレームは制
御レジスタ６４内のフレームエンドデリミタタイブビソ
トの値によりきまる。（−かしながら状態マシンがフレ
ームデリミタのアポ−）・エンドを発生１７ていれば第
２のアボート文字が発生される。 ８ ＥＯＦ３−３個のＥＯＦ文字の内の第３の文字が
発生されつつある。この第３文字の値は制御レジスタ６
４内のフレームデリミタのエンドの値によりきまる。こ
こでも状態マシンがフレームデリミタのアボートエン）
・を発生していれば発生される文字はフレームデリミタ
のアボートエンドの第３文字である。 ６．１２．１Ｂ これら状態は無効であり、これらに入
るとチャンネル制御チエツクとなる。 第６図はフレーム間の遊び文字の数を制御するために用
いられるアウトバウンドベーシングハドウェアのブロッ
ク図である。このハードウェアはマイクロコートにより
制御プロセサ１６からセットされる２個の１バイトレジ
スタ］３０と１３２を含む。データベース１／ジスタ１
３０はデータフレーム（アペンドデータビットがオンと
なると発生されるフレーム）間の遊び文字の最少数を制
御する。そして制御ベースレジスタ１３２はデータを含
まないフレーム（アペンドデータビットがオフのとき発
生されるフレーム）間の遊び文字の最少数を制御する。 この制御ベース１／ジスタ１３２はデータフレームと非
データフレーム間の遊び文字の最少数の決定も行う。デ
ータベースｌノシスタ１３０内の値はフレーム間にそう
人されるへき遊び文字の数の２倍であり、最大で５１０
個の遊び文字としうる。制御ベースレジスタ１３２内の
値はフレーム間にそう人されるべき遊び文字の数の４倍
であり、最大で１０２０個の遊び文字となる。両レジス
タにおいて、値０はアウトバウンドフレーム状態マシン
回路３２により伝送されうる遊び文字の最少数をヒツト
する。 １０ビットベースプＪウント力Ｔ′ノンク１３−４はル
−ム間の遊び文字をカウントする。べ−Ｘ ：ｈウラ１
３４は３個のフレームデリニタＬンＦ文字の最後の文字
か送られるときｉ、： Ｑにリセットさイ゛ｊ、る、３
ベースカウンタ１３４内の値は夫々−４１の１−ハイド
幅の比較器１３６と１３８によりデータベースレジスタ
１３０と制御ベースレジスタ］３２からの値と比較され
る。ベースカウントピッｉ−１−８はデータベースビッ
ト０−７と比較される。これらビットが等しいと比較器
１３６により決定されるとデータベース整合ラッチ（ｄ
ａｔａ ｐａｃｅ ｍｅｔｌａｔｃｈ ） １４０かセ
ットされる。ベースカウントビット０−７は比較器１３
８により制御ベースビット０−７と比較され、これらが
等しいと制御ベース整合ラッチ１４２がセットされる。 データベースラッチ１４０と制御ベース整合ラッチ１４
２はアウトバウンドフレームのスタートでリセットされ
る。 使用データペーシングラッチ（ｕｓｅ ｄａｔａ ｐａ
ｅｉ−ｎｇ １ａｔｃｈ） １４５と第３図の制御レジ
スタ６４内のアベ゛５・トノ−１−りじ・／Ｉ・は第５
図の状態マシンに、−１、す、フ１７・−ム９虻牛中に
べ、−シングラッチ１４０と］〆１［シの内とイ′（が
（；［−用さ：４１．るべきかを決定する〆、−め１４
丁用いら’ｎ７１ｏ第つ２図の状態マシンがフレーム発
生４開始り゛るバｉ：に、使用データペーシングラソチ
１４５には制御レジスタ６４内のアペンドデータビット
の値がロードされる。使用データペーシングラッチ１４
５がセットされると、それをセラ！・した前のフレーム
はデータフレームであったことになり、データアペンド
ビットがセットされると、現在のフレームかデータフレ
ームであることは明らかである。その結果、使用データ
ベースラッチ１４５は第５図の状態マシンにより発生さ
れた最後のフレームがデータフレームであったかどうか
を示す。使用データベースラッチ］２４５の出力はアペ
ンドデータビットとＡＮＤ処理されてベーシングパラメ
ータ整合ラッチ１４０と１４２の内の適正なものを選択
する。データベースラッチ１４０は使用データベースラ
ッチ】４５とアベントデータビソトが共にオンのときフ
レーム発生を行わせるために用いられる。このようにデ
ータベーシングはデータを含むフレーム間のみに用いら
れる。 アウトバウンドフレーム状態マシン３２の動作とその正
常動作モードにもどると、アウトバウンドフレーム見出
しバッファ６０はフレーム見出しまたは全フレームをア
ウトバウンドフレーム発生の準備のために記憶するため
に用いられる。アレイ６０のはじめの１５個のエレメン
トはフレーム見出しを記憶するために用いられ、１６番
目のエレメントはアウトバウンドフレーム制御値を記憶
するために用いられる。マイクロコードはＳｌｌ？−Ｏ
ＵＴＦＲＭＢＵＳ フィクロオーダ（ｍｉｃｒｏｏｒｄ
ｅｒ）を用いることによりこのアレイを書込む。アレイ
６０のアドレスはアウトバウンドフレームポインタレジ
スタ６６にロードされ、アレイ６０用のデータはチャン
ネルプロセサ５２により母線６８を介して入力される。 マイクロコードがアウトバウンドフレームを送るとき、
まずアウトバウンドフレーム見出しバッファ６０をロー
ドまたは変更しそして第５図の状態マシンをスタートさ
せてそれにポインタレジスタ６６をＦ’ ｘにセット
させそして１６番目の位置のアレイの内容をアウトバウ
ンドフレーム制御レジスタ６４に置かせる。これは第５
図の状態マシンのＩＤＬ２とＩＤＬ３状態において生じ
る。 前述のようにアウトバウンドフレーム制御レジスタ６４
の内容は第５図の状態マシンに発生されるべきフレーム
の特性を記述する。 第５図の状態マシンは制御レジスタ６４をロードした後
に、連続シーケンスビットを検査する。 このビットがオンであれば第５図の状態マシンは直ちに
シーケンスを、ＩＤＬ３とＣ８状態の間で切換えること
により発生する。連続シーケンスビットがオフであれば
、第５図の状態マシンはアペンドデータビットを検査す
る。このビットはアベンドデータ機能を制御するのみな
らず、前述のようにフレーム伝送を進めうるようにする
ためにどちらのベーシング要件を満たすべきかを決定す
る。 アペンドデータビットがオンであれば第５図の状態マシ
ンは第２図の転送回路５０内のカウンタを検査して、フ
レーム伝送を開始するに充分なデータが局部バッファに
あるかどうかを決定する。転送回路５０は本発明外であ
るからその詳細は述べない。 データベーシングおよびデータ可用性の要件が満足され
ると、第５図の状態マシンは５ＯＦＩとＳＯＦ２状態を
通って進行し、そこで制御レジスタ６４内のフレームデ
リミタスタートタイプビットによりきまる適正なフレー
ムデリミタスタートを発生する。ポインタレジスタ６６
内のポインタは０にセットされ、第１見出しバイトが見
出しバッファ６０から読出される。第５図の状態マシン
はＨＤＲ状態へと進み、その間制御レジスタ６４の見出
しカウントビットできまる数の見出しバイトを伝送する
。 見出し送出後に第５図の状態マシンは再びアペンドデー
タビットを検査してＤＡ’ＴＡ状態に進むへきかＣＲＣ
１状態に向うべきかを決定する。 ＣＲＣｌおよびＣＲＣ２状態において第５図の状態マシ
ンは前述のように２バイト巡回冗長コードを伝送する。 ＣＲＣ伝送後に第５図の状態マシンはＥＯＦＩ ＥＯ
Ｆ２およびＥＯＦ３状態を経過する。フレームデリミタ
エンドタイプビットがＥＯＦ２とＥＯＦ３状態において
伝送のだめのエンドフレームデリミタのタイプを決定す
るため検査される。ＥＯＦ３状態後にフレーム伝送が決
定されそして第５図の状態マシンは次のフレームの準備
のためにＩＤＬＩ状態にもどる。 シミュレーションモード動作ではアウトバウンドフレー
ム状態マシン３２がハードウェアに、チャンネルインタ
ーフェースに付属する制御ユニットをシミュレートする
ためマイクロコードのサブルーチンを与える。シミュレ
ーション動作モードにおいてアウトバウンドデータビッ
ト列が第２図の母線１５０によりインバウンドデータビ
ット列に折り返される。この折返し機能は、ビット列が
インバラトン回路のどこにそしてどのような形で供給さ
れるかにより回路２０．２２または２４を検査するため
に使用出来ることは明らかである。 チャンネルプロセサ５２０チヤンネル機能の機能コード
がンミュレートされる制御ユニットにフレムを送るとき
、このフレームはリンクには送られすアウトバウンドフ
レーム見出（７バソークア６゜とデータバッファ２６に
残され、そこでンミュレー・ションコー）・がそのフレ
ームを検査する。シミュレーションコードかチャンネル
へのフレームを発４ｒすると、それは第５図の状態マシ
ンを用いてフレームを送るためにアウトバウンドフレ−
ム追跡バッファ６２とデータ発生レジスタ９８を使用す
る。このシミュレーンヨンフレームはＮ線１５０を介し
てチャンネルのインバウンドフレム状態マシン２４に折
り返される。次にこのシミュレーション７１ノームは制
御ユニットから入る他のフレームと同様に機能コードに
より処理される。 シミュレーション動作モートにおいてフレームのＪルー
） （ｒｅｒｏｕｔｅ）は、シミュレーションコードに
対する割込みを牛（７させフレームを発生しないように
チャンネルプロセサ５２のインストラフシランの実行を
変えることにより達成される。シミュレーションコード
が制御されると、それはアウトバウンドフレーム見出し
バッファ６０がインバウドフレーム状態マシン２４内の
同様のバッファの代りに読取られるように他のマイクロ
オーダの実行を変更する。このようにシミュレーション
コドはアウトバウンドフレーム見出しバッファ６０をあ
たかもそれがインフレーム（ｉｎｆｒａｍｅ）バッファ
であったように読取る。このときシミュレーションコー
トはアウトバウンドフレーム見出しバッファ６０の代り
にアウトバウンドフレ−ム追跡バッファ６２（セグメン
ト６、アト１／ス０］５）をロードする。次にこのシミ
ュレーションコートはアウトバウンドフレーム追跡バッ
ファ６２をそれかアウトフレーム（ｏｕｔ ｆ ｒａｍ
ｅ）バッファであったようにロードする。第５図の状態
マシンはフレームを発生し、それをアウトバウンドリン
クに送るために用いられ、そこでチャンネルにもとされ
る。シミュレーションコードが終了すると制御を機能コ
ードにもとしうるようにする。要するに、アウトバウン
ドリンクー、１、状態、・ミ、じ・回路３２のシミュレ
ーションセードがア＋７１−バウルＩ・フレーム制御じ
ソトと踏出ｊ端仝［（の゛〕−ス、Ｉ叫−７−ン、−ア
ウトバウンドフレーム追跡バッーフノ・の−（−、り、
、、（ソト０を用いて〕１ノームを発生ずイ）。 まｌ二このシミ：Ｊ１ノーションコ〜 ドはデ〜り一フ
レームも発生する。インストラクションをシステム／３
７０マシン］２からチャンネル１４に通ずためのチャン
ネル制御ロードが読取コマンドであるとき、このシミュ
レ−ションコードはアベンドフレームデータを発生する
ためにデータ発生レジスタ９８を用いる。発生されてい
るデータフレーム内のフレームデータの長さは転送回路
５０内の適当なデータ長さレジスタ（図示せず）により
きめられる。チャンネルコマンドロードが書込コマンド
であるとき、シミュレーションコードはデータソース２
６からデータをアンロードしそしてそれを第４Ｂ図の比
較器１２２により第３Ｂ図のデータ発生レジスタ９８に
よって発生されたパターンと比較しなければならない。 シミュ１ノージョン動作モードにｐ３ ｉｙ、Ｌ−４−
プ２−り処理モードはシミコ１ノｉｉ −Ｈ：・−７−
１’タロ刀−ドにより−りえられる１ンコド１１ｂに）
：っ−【丁Ｈｈすｆ、１ ；”＼ｌ−Ｌ ”ｆ：’ ｒ
ｒ ニーれら：′Ｌンコー ドはデ タが〉−５−ク
バヅソ７２６から入るよう６．′：するか、４０バイト
の１ タパターンか伝送または比較のために発１（−さ
れるよ・）にするが、伝送または比較のためにデータ発
生（ＤＡＴＧＥＮ）Ｉノジスタ９８により２５６バイト
の増大するデータパター：ｚがＤＡＴＧＥＮ９８により
発生されるようにするか、あるいはアウトバウンドフレ
ーム追跡バッファ６２かアドレス ４０’ｘでスタート
しアト１ノス゛７Ｆ’ ｘ後に’４０’ｘにもどるデ
ータソースとして用いら杵るようにする。ＤＡＴＧＥＮ
９８は第２および第３のエンコードにより疑似乱数発生
器またはインフレメンタ（１ｎｃｒｅｌｌｌｅｎｔｏｒ
）として動作（７うる。 診断モードは２つの付加的エンコードをセットする。第
１のものはアウトバウンドフレーム追跡バッファがアド
レス゛００’ｘでスタートシ’７Ｆ’ ｘ後に４０゛
Ｘにもどるデータソース（１０ビツトモード）として
使用されることを特定する。この場合、見出し、デリミ
タまたはＣＲＣは発生されずそして伝送される文字の数
はデータ長さレジスタ内に特定される。第２のものはア
ウトバウンドフレーム追跡バッファ６２がアドレス °
００’ ｘてスタートしアドレス７Ｆ’ ｘて４０
° Ｘに折り返すデータソース（常に１０ビツトモード
）として使用されることを特定する。この場合、停止を
命令されるまで伝送が続き、フレームが停止を命令され
た後に、伝送は現在のアウトバウンドフレーム追跡バッ
ファ６２のアドレス゛７Ｆ’ ｘの通過後に停止する
。 アウトバウンドフレーム追跡バッファ６２のエレメント
は１０ビット幅であり、ビット０はパリティビット、ビ
ット１はに文字ビット、ビット２−９はデータビットで
ある。第５図の状態マシンにより伝送される夫々のフレ
ームによりアウトバウンドフレーム追跡バッファ６２に
１つの入力が生しる。追跡バッファ６２は８セグメント
に分割され、夫々のセグメントは１６エメレントを含む
。 各セグメントの１６番目のエレメントはフレーム発生に
用いられる制御ビット値を含み、エレメント０−１４は
フレームデータ（フレームスタートデリミタには含まれ
ない）のはじめの１５バイトを追跡する。フレーム追跡
は８個のセグメントが伝送された最後の８フレームを常
に含むように連続的である。追跡されるフレームが１５
バイトより長ければ追跡は１５バイトが伝送されるまで
続く。フレームが充分短いのであればフレームエンドブ
リミタおよびいくつかの遊びシーケンス文字かにライン
をオンとして８ビツト形式で追跡される。全１５バイト
の追跡は他のフレームが現在のフレームが終った直裁に
スタートされる場合に停止される。追跡されるフレーム
が１５バイトより長ければはじめの１５バイトのみが追
跡され、残りのバイトは追跡されない。追跡バッファ６
２の内容はログのために読取られる。各エレメントは２
回のアレイ読取を必要とし、第１の読取はビット２−９
用であり、第２はビット０と１である。 シミュレーションモードにおいて、アウトバウンドフレ
ーム追跡バッファ６２における通常の追跡は前述のよう
に追跡バッファ６２内のシミュレーションデータの重ね
書きを防止するために不能とされる。上述のようにシミ
ュレーションマイクロコードは追跡バッファ６２の第１
セグメント内にチャンネルに対するレスポンスをつくる
。このセグメント内のデータは見出しバッファ６０内の
それと全く同じに配置される。シミュレートされるフレ
ームがスタートすると、第５図の状態マシンは追跡・バ
ッファ６２のセグメント０をあたかもそれか見出しバッ
ファ６０であったようにアクセスする。追跡バッファ６
２が８ビツトモードのデータソースとして用いられると
き、第５図の状態マシンは追跡バッファ６２の下半分（
アドレスは４０° ｘ−’７ｆ′ ｘ）をアクセスしそ
してこのデータをフレーム見出しにアペンドする。この
ようにシミュレーションコードはデータ発生レジスタ９
８によっては発生出来ない特別のデータをチャンネルに
送る。 アウトバウンドフレーム状態マシン回路３２の診断動作
モードにおいて、第５図の状態マシンも追跡バッファ６
２の重ね書きを防止される。追跡バッファ６２は２段階
でそこに書込まれる１０とットデータのデータソースと
して用いられる。この場合、チャンネルプロセサ５２は
１つのエレメントのビット２−９を追跡バッファ６２に
書込み、そして次にビット０と１を書込む。次に追跡バ
ッファ６２はテストケースの長さにより１０ビツトモー
ドのあるいは常時１０ビツトモードのデータソースとし
て用いられる。命令を受けると、追跡バッファ６２から
の１０ビット文字が第４図のマルチプレクサ８４により
アウトバウンドビット列に入れられる。 。 ディスパリティ制御機能は診断動作モードに与えられ、
これが状態マシンにより発生されるデータからランニン
グディスパリティを予測しうるようにする。ランニング
ディスパリティの詳細は前記米国特許第４４８６７３９
号に示されている。 フレームがスタートした後に、第５図の状態マシンは８
−１０エンコーダのディスパリティが正となるまで待機
する。この時点て第５図の状態マシンは文字伝送をエン
コーダ８６の出力から追跡バッファ６２の出力へマルチ
プレクサ８４の作用により切換えることによってエンコ
ーダをバイパスする。追跡バッファ６２から１０ビット
文字が伝送される間にエンコーダのディスパリティは強
制的に１Ｌとなる。追跡バッファ６２から伝送される文
字の数はそれが１０ビットモードのデータソスと１７で
用いられるときデータ長さレジスタにより与えられる。 テストケースが終了すると、８〕０エンコーダ８６はバ
イパスされず、そのデイスバリディサブブロノタは負の
ディスパリティを有する。このディスパリティ制御はテ
ストケースを正しいディスパリティで書込みそ１７でそ
れらを遊び列に入れることを可能にする。エンコーダ８
６を通（７て第５図の状態マシンにより伝送される最後
の遊び文字は正のディスパリティを有する。 それ故、テストケースは正の入力ディスバリティを仮定
しなければならない。テストケースの終りにエンコーダ
により発生される文字は正のランニングディスパリティ
てスタートするから、第１のエンコーダにより発生され
る遊び文字は負のディスバリデイを自゛する（」二記米
国特許参照）。それ故、テストケースは正の入力および
出力ディスバリティを有ずべきである。テストゲースは
奇数または偶数文字でありうるし、有効な］０ビットパ
ターンを発生ずるためにこのテストゲースのはじめそし
てまたは終りは遊び文字で埋め込まれうる。 見出しバッファ６０は１ラー検出用の３個のバリデイビ
ットを有する。アレイの書込み時にこれらビットはアウ
トバウンドフレームポインタレジスタ６６のパリティ、
データパリティおよびデータ自体から予測される。第４
Ｂ図の排他ＯＲゲ１−１１８．１２０，１５２はア１ノ
イエレメント中の複数の隣接するエラーを検出するよう
に配置される。アレイが読取られ、これらパリティビッ
トが適当なデータとポインタ１／ジスタロ６のパリティ
ビットてチエツクされるとき、そのデータ用の奇パリテ
ィはエラーのないとき予測される。
第１−図はチャンネル、遠隔うコ・−イスＪ−（よびそ
れらの間のデータリンクを有する一ドータ処理二・ステ
ムの全体図、 第２図はデータバッファと、データリ゛／りに置かれる
べきフレームを構成する）、−めのアウトバウンド７１
ノ−ム状態マシンと、データバッファからこの状態マシ
ンへのデータ転送を制御するためのプロセサと、を含む
第１−図のチャンネルのブロック図、 第３Ａ図および第３Ｂ図は線ａ−ａで接続【、て第２図
のアウトバウンドフレーム状態マシン内のデータ流の一
部を形成する図、 第４Ａ図および第４Ｂ図は線ｂ−ｂで接続して第２図の
アウトバウンドフレーム状態マシンにおけるデータ流の
他の部分を形成する図、第５図は状態マシンおよび第２
図のアウトバウンドフレーム状態マシンの状態を示す図
、第６図は第２図のアウトバウンドフレーム状態マシン
により発生されるフレーム間の遊び文字の数を制御す、
う′）ためにＪｌｌいられるフ′ウトバウンドフ１、・
−ムベーミくグ゛＼−トつｒ゛ノ゛グｌ−１１１ツク図
てある。 １ｌ−）−・−！゛−２；パ快Ｆ′１！、、−ス−フ″
１・、１２・・計算機、〕４・−３−ヤレネル１，１８
・ｊ２−タリンク、２０・非直列化回路、２′、２・・
同期化バッファ、２４・インバウンドフレーム状態マシ
ン、２６・・・データバッファ、３２・・・アウトバウ
ンドフレーム状態マシン、３４・・・アウトバウンド同
期化ハソファ、３６・・直列化回路、５０・・・転送回
路、５２ チャンネルプロセサ、６０−・アウトバウン
ドフレーム見出しバッファ、６２・・・アウトバウンド
フレーム追跡バッファ、６４・・・アウトバウンドフレ
ーム制御レジスタ、６６・アウトバウンドフレームポイ
ンタレジスタ。
れらの間のデータリンクを有する一ドータ処理二・ステ
ムの全体図、 第２図はデータバッファと、データリ゛／りに置かれる
べきフレームを構成する）、−めのアウトバウンド７１
ノ−ム状態マシンと、データバッファからこの状態マシ
ンへのデータ転送を制御するためのプロセサと、を含む
第１−図のチャンネルのブロック図、 第３Ａ図および第３Ｂ図は線ａ−ａで接続【、て第２図
のアウトバウンドフレーム状態マシン内のデータ流の一
部を形成する図、 第４Ａ図および第４Ｂ図は線ｂ−ｂで接続して第２図の
アウトバウンドフレーム状態マシンにおけるデータ流の
他の部分を形成する図、第５図は状態マシンおよび第２
図のアウトバウンドフレーム状態マシンの状態を示す図
、第６図は第２図のアウトバウンドフレーム状態マシン
により発生されるフレーム間の遊び文字の数を制御す、
う′）ためにＪｌｌいられるフ′ウトバウンドフ１、・
−ムベーミくグ゛＼−トつｒ゛ノ゛グｌ−１１１ツク図
てある。 １ｌ−）−・−！゛−２；パ快Ｆ′１！、、−ス−フ″
１・、１２・・計算機、〕４・−３−ヤレネル１，１８
・ｊ２−タリンク、２０・非直列化回路、２′、２・・
同期化バッファ、２４・インバウンドフレーム状態マシ
ン、２６・・・データバッファ、３２・・・アウトバウ
ンドフレーム状態マシン、３４・・・アウトバウンド同
期化ハソファ、３６・・直列化回路、５０・・・転送回
路、５２ チャンネルプロセサ、６０−・アウトバウン
ドフレーム見出しバッファ、６２・・・アウトバウンド
フレーム追跡バッファ、６４・・・アウトバウンドフレ
ーム制御レジスタ、６６・アウトバウンドフレームポイ
ンタレジスタ。
Claims (1)
- 【特許請求の範囲】 １、下記要件を含む、データリンクを介して伝送される
べきフレームを構成するためのフレーム構成装置： 上記フレーム内で伝送されるべきデータを記憶するため
のデータバッファ； フレーム見出し情報を記憶するための見出しバッファ； 発生されるべき上記フレームの記述を含めるための制御
レジスタ；及び 上記制御レジスタ内の記述に従って上記見出しバッファ
と上記データバッファの内容を用いて伝送されるべきフ
レームを構成するための状態マシン手段。 ２、前記データリンクを介して伝送されるフレームの複
写を記憶するための多入力追跡（トレース）バッファを
更に含む請求項１記載の装置。 ３、前記状態マシンは、連続シーケンスが発生される連
続シーケンス状態と、１つのフレームが発生される複数
の他の状態を含み、上記フレームはフレームデリミタス
タート、見出し、複数のデータビットおよびフレームデ
リミタエンドを有する、請求項２記載の装置。 ４、前記見出しバッファに接続されて前記フレーム見出
しの内容を前記見出しバッファにロードすると共に、前
記制御レジスタに接続されてこの制御レジスタに制御バ
イトをロードするためのプロセサ手段を更に含む、請求
項３記載の装置。 ５、請求項４記載の装置であって、 前記制御レジスタは、前記状態マシンを前記連続シーケ
ンス状態にするために前記プロセサ手段によりセット可
能なビットを有する多ビットラッチであり、 前記装置は、上記プロセサ手段によりロード可能なＤＡ
ＴＧＥＮレジスタを更に含み、このＤＡＴＧＥＮレジス
タは上記連続シーケンスがそのＤＡＴＧＥＮレジスタの
内容を含むように上記状態マシンにより制御可能な出力
を有する、装置。 ６、前記制御レジスタは前記プロセサ手段によりセット
可能な複数のビットを更に含み、これらのセット可能な
ビットが、前記フレームデリミタスタートのタイプ、前
記フレームデリミタエンドのタイプおよび、前記データ
バッファからのデータが前記フレーム内に含まれるべき
かどうかを示すアペンドビットを制御し、複数のビット
は、前記見出しバッファから上記フレーム内で伝送され
るべき見出しフィールドの長さに等しい値を有する、請
求項５記載の装置。 ７、前記制御レジスタの前記アペンドデータビットがオ
ンのときフレーム間で前記状態マシンにより発生される
遊び（アイドル）文字の数を制御するために前記プロセ
サ手段によりロード可能なデータベースレジスタと、 前記制御レジスタの上記アペンドデータビットがオンで
ないときフレーム間で上記状態マシンにより発生される
遊び文字の数を制御するために上記プロセサ手段により
ロード可能な制御ペースレジスタと を更に含む、請求項６記載の装置。 ８、前記制御レジスタに接続されており、前記アペンド
データビットの状態をラッチし、そしてさらに前記状態
マシンに接続されて、フレーム間に遊び文字を発生する
ために前記データベースレジスタと前記制御ペースレジ
スタのどちらを用いるべきかを制御する使用データペー
シングラッチを更に含む、請求項７記載の装置。 ９、下記要件を更に含む請求項８記載の装置：前記追跡
バッファのアドレス端子に接続され、前記プロセサ手段
からアドレスを受けるポインタラッチ； 上記プロセサ手段に接続された入力と上記追跡バッファ
のデータ端子に接続された出力を有する入力レジスタ； データの複数の入力が、上記追跡バッファに配置され、
そして上記プロセサ手段によりシミュレーションまたは
診断モードの一方で動作するとき前記データリンクに出
力されるように、データリンクに接続された出力を更に
有する上記追跡バッファ。 １０、前記プロセサ手段内に、前記追跡バッファからデ
ータリンクへのデータのそう入を、このデータリンクを
介して伝送される文字列のディスパリテイが正しいよう
に制御するディスパリティ制御手段を更に含む、請求項
９記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US428798 | 1989-10-30 | ||
| US07/428,798 US5185862A (en) | 1989-10-30 | 1989-10-30 | Apparatus for constructing data frames for transmission over a data link |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153147A true JPH03153147A (ja) | 1991-07-01 |
| JPH0783389B2 JPH0783389B2 (ja) | 1995-09-06 |
Family
ID=23700442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2260363A Expired - Lifetime JPH0783389B2 (ja) | 1989-10-30 | 1990-09-28 | フレーム構成装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5185862A (ja) |
| EP (1) | EP0425839B1 (ja) |
| JP (1) | JPH0783389B2 (ja) |
| DE (1) | DE69029643T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367641A (en) * | 1992-11-04 | 1994-11-22 | United Technologies Corporation | MIL-STD-1553 interface device having a bus controller minor frame timer |
| US5325359A (en) * | 1992-11-04 | 1994-06-28 | United Technologies Corporation | MIL-STD-1553 interface device having concurrent remote terminal and monitor terminal operation |
| US5365526A (en) * | 1992-12-18 | 1994-11-15 | Amdahl Corporation | Trace system for an I/O channel |
| US5463762A (en) * | 1993-12-30 | 1995-10-31 | Unisys Corporation | I/O subsystem with header and error detection code generation and checking |
| US5606666A (en) * | 1994-07-19 | 1997-02-25 | International Business Machines Corporation | Method and apparatus for distributing control messages between interconnected processing elements by mapping control messages of a shared memory addressable by the receiving processing element |
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| US6332171B1 (en) * | 1999-02-19 | 2001-12-18 | International Business Machines Corporation | Self-contained queues with associated control information for receipt and transfer of incoming and outgoing data using a queued direct input-output device |
| US6772108B1 (en) | 1999-09-22 | 2004-08-03 | Netcell Corp. | Raid controller system and method with ATA emulation host interface |
| EP1314159A1 (en) * | 2000-08-22 | 2003-05-28 | Koninklijke Philips Electronics N.V. | Method of storing or decoding a stream of bits |
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| TW200500857A (en) * | 2003-04-09 | 2005-01-01 | Netcell Corp | Method and apparatus for synchronizing data from asynchronous disk drive data transfers |
| CA2522915A1 (en) * | 2003-04-21 | 2004-11-04 | Netcell Corp. | Disk array controller with reconfigurable data path |
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Family Cites Families (8)
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| JPS63301647A (ja) * | 1987-06-01 | 1988-12-08 | Hitachi Ltd | 伝送制御装置 |
-
1989
- 1989-10-30 US US07/428,798 patent/US5185862A/en not_active Expired - Lifetime
-
1990
- 1990-09-28 JP JP2260363A patent/JPH0783389B2/ja not_active Expired - Lifetime
- 1990-10-06 EP EP90119211A patent/EP0425839B1/en not_active Expired - Lifetime
- 1990-10-06 DE DE69029643T patent/DE69029643T2/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6278659A (ja) * | 1985-10-01 | 1987-04-10 | Hitachi Ltd | チヤネルシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0425839B1 (en) | 1997-01-08 |
| DE69029643T2 (de) | 1997-07-17 |
| DE69029643D1 (de) | 1997-02-20 |
| EP0425839A3 (en) | 1993-02-03 |
| JPH0783389B2 (ja) | 1995-09-06 |
| EP0425839A2 (en) | 1991-05-08 |
| US5185862A (en) | 1993-02-09 |
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