JPS6289124A - 定電流回路 - Google Patents
定電流回路Info
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- JPS6289124A JPS6289124A JP60228650A JP22865085A JPS6289124A JP S6289124 A JPS6289124 A JP S6289124A JP 60228650 A JP60228650 A JP 60228650A JP 22865085 A JP22865085 A JP 22865085A JP S6289124 A JPS6289124 A JP S6289124A
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- mosfet
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- constant current
- current
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- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Amplifiers (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【技術分野〕
この発明は、定電流回路に関するもので、例えば、ＭＯ
ＳＦＥＴ （絶縁ゲート型電界効果トランジスタ）によ
り構成され、微少定電流を形成する定電流回路に利用し
て有効な技術に関するものである。
ＳＦＥＴ （絶縁ゲート型電界効果トランジスタ）によ
り構成され、微少定電流を形成する定電流回路に利用し
て有効な技術に関するものである。
一般に、ＭＯＳＦＥＴの静電流式は、次式（１）により
近似される。
近似される。
１ ＝Ｗ／ＬＸ （Ｖｇｓ−Ｖｔｈ） ２・・・・ｉｌ
ｌここで、Ｗは、ＭＯＳＦＥＴのチャンネル幅、Ｌはチ
ャンネル長、ｖｇｓはゲート ソース間電圧、ｖｔｈは
しきい値電圧である。
ｌここで、Ｗは、ＭＯＳＦＥＴのチャンネル幅、Ｌはチ
ャンネル長、ｖｇｓはゲート ソース間電圧、ｖｔｈは
しきい値電圧である。
上記（１）氏から明らかなように、電流ｒを小さく設定
するためには、チャンネル幅Ｗを小さく、チャンネル長
りを大きく設定し、ゲート、ソース間電圧Ｖｇｓを小さ
くすればよい。しかしながら、第１に、チャンネル＠Ｗ
を小さくすると、フィッテングモデルのデバイスパラメ
ータであるチャンネル縮小量の誤差が大きくなってしま
う。第２に、チャンネル長りを大きくするにあっては、
当然にレイアウト面積が増大することになる。第３に、
ゲート、ソース間電圧Ｖｇｓを小さくすると、ＭＯＳＦ
ＥＴはウィークインバージョン領域で動作し、この領域
での精度が悪く誤差が大きくなる。
するためには、チャンネル幅Ｗを小さく、チャンネル長
りを大きく設定し、ゲート、ソース間電圧Ｖｇｓを小さ
くすればよい。しかしながら、第１に、チャンネル＠Ｗ
を小さくすると、フィッテングモデルのデバイスパラメ
ータであるチャンネル縮小量の誤差が大きくなってしま
う。第２に、チャンネル長りを大きくするにあっては、
当然にレイアウト面積が増大することになる。第３に、
ゲート、ソース間電圧Ｖｇｓを小さくすると、ＭＯＳＦ
ＥＴはウィークインバージョン領域で動作し、この領域
での精度が悪く誤差が大きくなる。
例えば、微少定電流は次のようなディジタル電話機にお
いて必要とされる。ディジタル電話機においては、音声
信号がパルス信号に変換されて伝送される。この場合、
伝送される信号には、メインパルスの他にエコー成分が
含まれることになるので、それを除去するために等北回
が用いられる。
いて必要とされる。ディジタル電話機においては、音声
信号がパルス信号に変換されて伝送される。この場合、
伝送される信号には、メインパルスの他にエコー成分が
含まれることになるので、それを除去するために等北回
が用いられる。
この等北回は、エコー成分を形成して上記伝送されたパ
ルス信号から減算することによって、等化信号を形成す
るものである。このような等北回を構成するため、上記
エコー成分を相殺させるための電圧発生回路が必要にな
る。この場合、精度の高い等化を行うために、多次にわ
たるのエコー成分に相当する電圧を形成するため、電源
電圧依存性等を持たない、高精度に制御された微少電圧
を形成することが必要となるものである。
ルス信号から減算することによって、等化信号を形成す
るものである。このような等北回を構成するため、上記
エコー成分を相殺させるための電圧発生回路が必要にな
る。この場合、精度の高い等化を行うために、多次にわ
たるのエコー成分に相当する電圧を形成するため、電源
電圧依存性等を持たない、高精度に制御された微少電圧
を形成することが必要となるものである。
そこで、本願発明者は、差動増幅回路を用いた負帰還回
路を利用してその電流値が絶対値的に制御された正負両
極性の電流を形成して、その差電流を出力電流として取
り出すとこを考えた。
路を利用してその電流値が絶対値的に制御された正負両
極性の電流を形成して、その差電流を出力電流として取
り出すとこを考えた。
なお、差動増幅回路を利用した定電流回路の例として、
特開昭５５−５９５１５号公報がある。
特開昭５５−５９５１５号公報がある。
この発明の目的は、高精度に制御された微少定電流を形
成することができる定電流回路を提供することにある。
成することができる定電流回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの戚要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、第１導電型のＭＯＳ Ｆ ＥＴにより構成さ
れた定電流ＭＯ３ＦＥＴＱ２と第２４電型のＭＯ３ＦＥ
ＴＱ３を直列接続して、上記ＭＯ３ＦＥＴＱ３のドレイ
ン電圧が上記ＭＯ３ＦＥ’Ｉ’Ｑ２゜Ｑ３のソース間に
供給される動作電圧の中点電位になるようにＭＯ３ＦＥ
ＴＱ３のゲート電圧を制御する差動増幅回路を設け、上
記両ＭＯ３ＦＥＴＱ２及びＱ３とそれぞれ異なるサイズ
比にされた電流ミラー形態の２つのＭＯＳＦＥＴを直列
接続してその差電流差を出力電流とする。
れた定電流ＭＯ３ＦＥＴＱ２と第２４電型のＭＯ３ＦＥ
ＴＱ３を直列接続して、上記ＭＯ３ＦＥＴＱ３のドレイ
ン電圧が上記ＭＯ３ＦＥ’Ｉ’Ｑ２゜Ｑ３のソース間に
供給される動作電圧の中点電位になるようにＭＯ３ＦＥ
ＴＱ３のゲート電圧を制御する差動増幅回路を設け、上
記両ＭＯ３ＦＥＴＱ２及びＱ３とそれぞれ異なるサイズ
比にされた電流ミラー形態の２つのＭＯＳＦＥＴを直列
接続してその差電流差を出力電流とする。
〔実施例１〕
第１図には、この発明に係る定電流回路の一実施例の回
路図が示されている。同図の各回路素子は、特に制限さ
れないが、公知の０ＭＯ８（相補型ＭＯ３）集積回路の
製造技術によって、１個の単結晶シリコンのような半導
体基板上において形成される。
路図が示されている。同図の各回路素子は、特に制限さ
れないが、公知の０ＭＯ８（相補型ＭＯ３）集積回路の
製造技術によって、１個の単結晶シリコンのような半導
体基板上において形成される。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。Ｎチャンネル長ＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲートＬａ縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＰチャンネルＭＯ５ＦＥＴは、上記半
導体基板表面に形成されたＮ型つヱル領域に形成される
。
からなる半導体基板に形成される。Ｎチャンネル長ＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲートＬａ縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＰチャンネルＭＯ５ＦＥＴは、上記半
導体基板表面に形成されたＮ型つヱル領域に形成される
。
これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯ５ＦＥＴの基板ゲートを構成する。Ｎチャ
ンネルＭＯ５ＦＥＴの基板ゲートすなわち半導体基板は
回路の接地電位とされ、ＰチャンネルＭＯ５ＦＥＴの基
板ゲートすなわちＮ型ウェル領域は、第１図の電源端子
Ｖｃｃに結合される。
のＮチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯ５ＦＥＴの基板ゲートを構成する。Ｎチャ
ンネルＭＯ５ＦＥＴの基板ゲートすなわち半導体基板は
回路の接地電位とされ、ＰチャンネルＭＯ５ＦＥＴの基
板ゲートすなわちＮ型ウェル領域は、第１図の電源端子
Ｖｃｃに結合される。
ＮチャンネルＭＯ５ＦＥＴＱＩは、基準となる定電流■
１を形成する。すなわち、ＭＯ５ＦＥＴＱ１のドレイン
と、特に制限されないが、電源電圧Ｖｃｃとの間に固定
抵抗Ｒが設けられる。上記ＭＯ３ＦＥＴＱＩのドレイン
電圧は、差動増幅回路（演算増幅回路）ＯＰｌの非反転
入力端子（＋）′に供給される。この差動増幅回路ＯＰ
Ｉの反転入力端子（−）には、例えば定電圧Ｖｃｃ−Ｖ
ｒｅｆが供給される。上記差動増幅回路ＯＰＩの出力°
！圧は上記ＭＯＳ Ｆ ＥＴＱ １のゲートに供給され
る。
１を形成する。すなわち、ＭＯ５ＦＥＴＱ１のドレイン
と、特に制限されないが、電源電圧Ｖｃｃとの間に固定
抵抗Ｒが設けられる。上記ＭＯ３ＦＥＴＱＩのドレイン
電圧は、差動増幅回路（演算増幅回路）ＯＰｌの非反転
入力端子（＋）′に供給される。この差動増幅回路ＯＰ
Ｉの反転入力端子（−）には、例えば定電圧Ｖｃｃ−Ｖ
ｒｅｆが供給される。上記差動増幅回路ＯＰＩの出力°
！圧は上記ＭＯＳ Ｆ ＥＴＱ １のゲートに供給され
る。
演算項１隔回路ＯＰＩは、ＭＯ３ＦＥＴＱＩのドレイン
電圧が、上記定電圧Ｖｃｃ−Ｖｒｅｆと等しくなるよう
な出力電圧を供給してＭＯＳ Ｆ ＥＴＱ １のコンダ
クタンスを制御する。例えば、抵抗Ｒにおける電圧降下
（１１ｘＲ）が定電電圧Ｖｒｅｆより高い場合、差動増
幅回路ＯＰＩの出力電圧が低くなってＭＯ３ＦＥＴＱＩ
を浅くバイアスし、上記電流１１を減少させ、抵抗Ｒに
おける電圧降下（１１ＸＲ）が定電電圧Ｖ ｒｅｆより
低い場合、差動増幅回路ＯＰＩの出力電圧が高くなって
ＭＯ５ＦＥＴＱ１を深くバイアスし、上記電流１１を増
加させる。このような差動増幅回路ＯＰ１による負帰還
ループににより、ＭＯ３ＦＥＴＱＩには、次式（２）の
よ・うな定電流１１が流れる。
電圧が、上記定電圧Ｖｃｃ−Ｖｒｅｆと等しくなるよう
な出力電圧を供給してＭＯＳ Ｆ ＥＴＱ １のコンダ
クタンスを制御する。例えば、抵抗Ｒにおける電圧降下
（１１ｘＲ）が定電電圧Ｖｒｅｆより高い場合、差動増
幅回路ＯＰＩの出力電圧が低くなってＭＯ３ＦＥＴＱＩ
を浅くバイアスし、上記電流１１を減少させ、抵抗Ｒに
おける電圧降下（１１ＸＲ）が定電電圧Ｖ ｒｅｆより
低い場合、差動増幅回路ＯＰＩの出力電圧が高くなって
ＭＯ５ＦＥＴＱ１を深くバイアスし、上記電流１１を増
加させる。このような差動増幅回路ＯＰ１による負帰還
ループににより、ＭＯ３ＦＥＴＱＩには、次式（２）の
よ・うな定電流１１が流れる。
１１ ＝Ｖｒｅｆ ／Ｒ・・・１２＋
このように、差動増幅回路ＯＰＩの反転入力端子（−）
に電源電圧Ｖｃｃを基準とした定電圧Ｖｒｅｆ （Ｖ
ｃｃ −Ｖｒｅｆ ）を用いた場合には、上記定電流■
１を電源電圧Ｖｃｃの変動に無関係にできる。
に電源電圧Ｖｃｃを基準とした定電圧Ｖｒｅｆ （Ｖ
ｃｃ −Ｖｒｅｆ ）を用いた場合には、上記定電流■
１を電源電圧Ｖｃｃの変動に無関係にできる。
ＮチャンネルＭＯ５ＦＥＴＱ２は、上記ＭＯ３ＦＥＴＱ
Ｉと同じ電圧がゲートに供給されることによって、例え
ばＭＯ３ＦＥＴＱＩとサイズ（Ｗ／Ｌ）が同じなら、等
しい定電流■１を流すものとされ、或いは両Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ １とＱ２のイサズ比に従った定電流を
流すものとなる。上記ＭＯＳＦＥＴＱ２のドレインには
ＰチャンネルＭＯ３Ｆ Ｅ Ｔ’ Ｑ ３が直列接続さ
れる。このＭＯ５ＦＥＴＱ３に流れる照温■２を上記Ｍ
ＯＳＦＥＴＱ２に流れる定電流１１と等しくさせるため
、Ｍ ＯＳ ＦＥ ’ｒ Ｑ ３ （７）ドレイン（Ｍ
Ｏ３ＦＥＴＱ３とＱ２（７）接続点）電圧は、上記同様
な差動増幅回路ＯＰ２の非反転入力端子（＋）に供給さ
れる。この差動増幅回路ＯＰ２の反転入力端子（〜）に
は、上記ＭＱＳＦＥＴＱ２とＱ３の両ソース間に供給さ
れる動作電圧Ｖｃｃの中点電圧（Ｖｃｃ／２）が供給さ
れる。
Ｉと同じ電圧がゲートに供給されることによって、例え
ばＭＯ３ＦＥＴＱＩとサイズ（Ｗ／Ｌ）が同じなら、等
しい定電流■１を流すものとされ、或いは両Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ １とＱ２のイサズ比に従った定電流を
流すものとなる。上記ＭＯＳＦＥＴＱ２のドレインには
ＰチャンネルＭＯ３Ｆ Ｅ Ｔ’ Ｑ ３が直列接続さ
れる。このＭＯ５ＦＥＴＱ３に流れる照温■２を上記Ｍ
ＯＳＦＥＴＱ２に流れる定電流１１と等しくさせるため
、Ｍ ＯＳ ＦＥ ’ｒ Ｑ ３ （７）ドレイン（Ｍ
Ｏ３ＦＥＴＱ３とＱ２（７）接続点）電圧は、上記同様
な差動増幅回路ＯＰ２の非反転入力端子（＋）に供給さ
れる。この差動増幅回路ＯＰ２の反転入力端子（〜）に
は、上記ＭＱＳＦＥＴＱ２とＱ３の両ソース間に供給さ
れる動作電圧Ｖｃｃの中点電圧（Ｖｃｃ／２）が供給さ
れる。
上記ＭＯＳＦＥＴＱ３に設けられた差動増幅回［１０Ｐ
２による負帰還作用によって、ＭＯ５ＦＥＴＱ３の電流
Ｉ２はＭＯＳ Ｆ ＥＴＱ ２の定電流■ｌと等しくな
るようバランスさせる。例えば、両電流が１２＞１１の
関係なら、上記Ｍ ＯＳ ＦＥ ＴＱ３のドレイン電圧
は中点電圧Ｖｃｃ／２より高くされるため、差動増幅回
路ＯＰ２の出力電圧が高くされる。これにより、Ｐチャ
ンネルＭＯＳ Ｆ ＥＴＱ３が浅くバイアスされるため
、そのドレイン電流Ｉ２を小さくさせる。一方、両電流
が１１＞！２の関係なら、上記ＭＯ３ＦＥＴＱ３のドレ
イン電圧は中点電圧Ｖｃｃ／２より低くされるため、差
動増幅回路ＯＰ２の出力電圧が低くされる。これにより
、ＰチャンネルＭＯ５ＦＥＴＱ３が深くバイアスされる
ため、そのドレイン電流■２を太き（させる。このよう
な差動増幅回路ＯＰ２による負帰還動作によって、ＭＯ
３ＦＥＴＱ３とＱ２の接続点の電位（ＭＯ３ＦＥＴＱ２
．Ｑ３のドレイン電位）は、常に上記基準としての中点
電位Ｖｃｃ／２と等しくなるように、言い換えるならば
、ＰチャンネルＭＯ８ＦＥ′ｒＱ３に流れる電流■２が
ＮチャンネルＭＯ５ＦＥＴＱ２に流れる定電流１１に等
しくなるよう制御する。
２による負帰還作用によって、ＭＯ５ＦＥＴＱ３の電流
Ｉ２はＭＯＳ Ｆ ＥＴＱ ２の定電流■ｌと等しくな
るようバランスさせる。例えば、両電流が１２＞１１の
関係なら、上記Ｍ ＯＳ ＦＥ ＴＱ３のドレイン電圧
は中点電圧Ｖｃｃ／２より高くされるため、差動増幅回
路ＯＰ２の出力電圧が高くされる。これにより、Ｐチャ
ンネルＭＯＳ Ｆ ＥＴＱ３が浅くバイアスされるため
、そのドレイン電流Ｉ２を小さくさせる。一方、両電流
が１１＞！２の関係なら、上記ＭＯ３ＦＥＴＱ３のドレ
イン電圧は中点電圧Ｖｃｃ／２より低くされるため、差
動増幅回路ＯＰ２の出力電圧が低くされる。これにより
、ＰチャンネルＭＯ５ＦＥＴＱ３が深くバイアスされる
ため、そのドレイン電流■２を太き（させる。このよう
な差動増幅回路ＯＰ２による負帰還動作によって、ＭＯ
３ＦＥＴＱ３とＱ２の接続点の電位（ＭＯ３ＦＥＴＱ２
．Ｑ３のドレイン電位）は、常に上記基準としての中点
電位Ｖｃｃ／２と等しくなるように、言い換えるならば
、ＰチャンネルＭＯ８ＦＥ′ｒＱ３に流れる電流■２が
ＮチャンネルＭＯ５ＦＥＴＱ２に流れる定電流１１に等
しくなるよう制御する。
この実施例では、正及び負の両極性の微少定電流ΔＩを
形成するため、上記のような電流バランス回路により形
成された定電流１１（＝１２）は、それぞれＮチャンネ
ル出力ＭＯ３ＦＥＴＱ４”。
形成するため、上記のような電流バランス回路により形
成された定電流１１（＝１２）は、それぞれＮチャンネ
ル出力ＭＯ３ＦＥＴＱ４”。
Ｑ４”及びＰチャンネルＭＯ３ＦＥＴＱ５を介して出力
される。例えば、ＰチャンネルＭＯ３ＦＥ］゛Ｑ５は、
そのサイズ（Ｗ／Ｌ）がＭＯ３ＦＥＴＱ３と同じ（１：
１）に設定されることによって、同じ電流１２を流す
ようにされる。一方、ＮチャンネルＭＯＳＦＥＴＱ４″
とＱ４”はそれぞれのサイズがＭＯＳ Ｆ ＥＴＱ
２に対してΔＷ／Ｌだけ異なるように形成される。すな
わち、正の微少電流＋Δｒを形成するＭＯ３ＦＥＴＱ４
°は、そのサイズが上記ＭＯ３ＦＥＴＱ４に比べてΔＷ
／Ｌだけ小さく、負の微少電流−ΔＩを形成するための
ＭＯ３ＦＥＴＱ４ ”は、そのサイズが上記ＭＯ３ＦＥ
ＴＱ４に比べてΔＷ／Ｌだけ大きく形成される。
される。例えば、ＰチャンネルＭＯ３ＦＥ］゛Ｑ５は、
そのサイズ（Ｗ／Ｌ）がＭＯ３ＦＥＴＱ３と同じ（１：
１）に設定されることによって、同じ電流１２を流す
ようにされる。一方、ＮチャンネルＭＯＳＦＥＴＱ４″
とＱ４”はそれぞれのサイズがＭＯＳ Ｆ ＥＴＱ
２に対してΔＷ／Ｌだけ異なるように形成される。すな
わち、正の微少電流＋Δｒを形成するＭＯ３ＦＥＴＱ４
°は、そのサイズが上記ＭＯ３ＦＥＴＱ４に比べてΔＷ
／Ｌだけ小さく、負の微少電流−ΔＩを形成するための
ＭＯ３ＦＥＴＱ４ ”は、そのサイズが上記ＭＯ３ＦＥ
ＴＱ４に比べてΔＷ／Ｌだけ大きく形成される。
また、これらの微少信号を必要なタイミングで形成する
ため、ＰチャンネルＭＯ３ＦＥＴＱ５のソースには、タ
イミング信号Ｕ Ｐ ＋ Ｄ Ｗを受けるＣＭＯＳイン
バータ回路Ｎ３によって形成される回路の接地電位のよ
うなロウレベルと電源電圧■ｃｃのようなハイレベルが
供給される。また、上記ＭＯ３ＦＥＴＱ４″のソースに
は、タイミング信号ＵＰを受けるＣＭＯＳインバータ回
路Ｎ１の上記同様なハイレベルとロウレベルが供給され
、ＭＯ３ＦＥＴＱ４”のソースには、タイミング信号Ｄ
Ｗを受けるＣＭＯＳインバータ回路Ｎ２の上記同様なハ
イレベルとロウレベルが供給される。
ため、ＰチャンネルＭＯ３ＦＥＴＱ５のソースには、タ
イミング信号Ｕ Ｐ ＋ Ｄ Ｗを受けるＣＭＯＳイン
バータ回路Ｎ３によって形成される回路の接地電位のよ
うなロウレベルと電源電圧■ｃｃのようなハイレベルが
供給される。また、上記ＭＯ３ＦＥＴＱ４″のソースに
は、タイミング信号ＵＰを受けるＣＭＯＳインバータ回
路Ｎ１の上記同様なハイレベルとロウレベルが供給され
、ＭＯ３ＦＥＴＱ４”のソースには、タイミング信号Ｄ
Ｗを受けるＣＭＯＳインバータ回路Ｎ２の上記同様なハ
イレベルとロウレベルが供給される。
例えば、タイミング信号（アップ信号）ＵＰがハイレベ
ルにされると、その間、インバータ回路Ｎｌの出力信号
がロウレベルに、インバータ回路Ｎ３の出力信号がハイ
レベルにされるため、ＭＯ３ＦＥＴＱ５とＱ４°にそれ
ぞれ電流Ｉ２と１１′が流れる。上記ＭＯＳＦＥＴＱ４
″は、そのサイズがΔＷ／Ｌだけ小さいため、そのサイ
ズに従ったΔＩだけＭＯＳＦＥＴＱ５の電流１２（ＭＯ
３ＦＥＴＱ２の電流１１）より小さい。これにより、Δ
ＩがキャパシタＣの充電を行い、その電圧Ｖｃを上昇さ
せる。一方、タイミング信号（ダウン信号）ＤＷがハイ
レベルにされると、その間、インバータ回路Ｎ２の出力
信号がロウレベルに、インバータ回路Ｎ３の出力信号が
ハイレベルにされるため、ＭＯＳＦＥＴＱ５とＱ４”に
それぞれ電流■２と１１″が流れる。上記ＭＯ３ＦＥＴ
Ｑ４″は、そのサイズがΔＷ／Ｌだけ大きいため、その
サイズに従ったΔＩだけＭＯＳＦＥＴＱ５の電流Ｉ ２
（ＭＯ５ＦＥＴＱ２の電流ＩＩ）より大きい。これに
より、ΔＩがキャパシタＣの放電の行い、その電圧Ｖｃ
を低下させる。
ルにされると、その間、インバータ回路Ｎｌの出力信号
がロウレベルに、インバータ回路Ｎ３の出力信号がハイ
レベルにされるため、ＭＯ３ＦＥＴＱ５とＱ４°にそれ
ぞれ電流Ｉ２と１１′が流れる。上記ＭＯＳＦＥＴＱ４
″は、そのサイズがΔＷ／Ｌだけ小さいため、そのサイ
ズに従ったΔＩだけＭＯＳＦＥＴＱ５の電流１２（ＭＯ
３ＦＥＴＱ２の電流１１）より小さい。これにより、Δ
ＩがキャパシタＣの充電を行い、その電圧Ｖｃを上昇さ
せる。一方、タイミング信号（ダウン信号）ＤＷがハイ
レベルにされると、その間、インバータ回路Ｎ２の出力
信号がロウレベルに、インバータ回路Ｎ３の出力信号が
ハイレベルにされるため、ＭＯＳＦＥＴＱ５とＱ４”に
それぞれ電流■２と１１″が流れる。上記ＭＯ３ＦＥＴ
Ｑ４″は、そのサイズがΔＷ／Ｌだけ大きいため、その
サイズに従ったΔＩだけＭＯＳＦＥＴＱ５の電流Ｉ ２
（ＭＯ５ＦＥＴＱ２の電流ＩＩ）より大きい。これに
より、ΔＩがキャパシタＣの放電の行い、その電圧Ｖｃ
を低下させる。
上記タイミング信号ＵＰ、！：ＤＷを基準時間に従って
発生させれれば、ステップ状に制御される電圧Ｖｃを形
成することができる。このような電圧は、例えばＡ／Ｄ
又はＤ／Ａ変換回路や後述するようなディジタル電話機
用自動等酒器における線路のエコー成分を相殺させる電
圧信号として利用できる。
発生させれれば、ステップ状に制御される電圧Ｖｃを形
成することができる。このような電圧は、例えばＡ／Ｄ
又はＤ／Ａ変換回路や後述するようなディジタル電話機
用自動等酒器における線路のエコー成分を相殺させる電
圧信号として利用できる。
〔実施例２〕
第２図には、この発明をディジタル電話機用線路等化器
における判定帰還型自動等化器に通用した場合の一実施
例のブロック図が示されいる。
における判定帰還型自動等化器に通用した場合の一実施
例のブロック図が示されいる。
エコー成分を含む入力信号ＢＴＩＮは、加減算回路の一
方の入力に印加される。この加減算回路の出力には、３
値しベル判定回路ＬＶが設けられ、正、負の両極性のパ
ルス信号に変換された音声信号を識別するため、正のパ
ルス／負のパルスを判定する。このレベル判定回路ＬＶ
の出力は、一方において等化信号出力とされ、他方にお
ていシフトレジスタＳＲに取り込まれる。
方の入力に印加される。この加減算回路の出力には、３
値しベル判定回路ＬＶが設けられ、正、負の両極性のパ
ルス信号に変換された音声信号を識別するため、正のパ
ルス／負のパルスを判定する。このレベル判定回路ＬＶ
の出力は、一方において等化信号出力とされ、他方にお
ていシフトレジスタＳＲに取り込まれる。
シフトレジスタＳＲによって、遅延された各段の出力信
号は、多次のエコー成分に相当する電圧発生回路ＶＧＩ
〜ＶＧ５を制御するために用いられる。すなわち、エコ
ー成分は、正又は負のパルスが入力された時のみ発生す
るので、シフトレジスタＳＲの内容が論理１１″ならば
、それぞれが上記エコー成分に近似された電圧Ｖ１〜Ｖ
５を発生させる。すなわち、第３図に示すように、メイ
ンパルスＭに対して発生する多次のエコー成分Ｅ１−Ｅ
５（符号干渉）の検出を、予め例えばりカーシイブフィ
ルタを用いて行う。そして、多次のエコー成分Ｅ１〜Ｅ
５に近似させた電圧ｖ１〜Ｖ５を上記第１図に示した微
少定電流回路を利用してそれぞれ形成するものである。
号は、多次のエコー成分に相当する電圧発生回路ＶＧＩ
〜ＶＧ５を制御するために用いられる。すなわち、エコ
ー成分は、正又は負のパルスが入力された時のみ発生す
るので、シフトレジスタＳＲの内容が論理１１″ならば
、それぞれが上記エコー成分に近似された電圧Ｖ１〜Ｖ
５を発生させる。すなわち、第３図に示すように、メイ
ンパルスＭに対して発生する多次のエコー成分Ｅ１−Ｅ
５（符号干渉）の検出を、予め例えばりカーシイブフィ
ルタを用いて行う。そして、多次のエコー成分Ｅ１〜Ｅ
５に近似させた電圧ｖ１〜Ｖ５を上記第１図に示した微
少定電流回路を利用してそれぞれ形成するものである。
今、第３図にに示すように、メインパルスＭが正のパル
スであって、最初に“１”となりその後連続して０”と
なる場合、上記シフトレジスタＳＲにより、上記′１１
の信号が遅延されるため、上記入力信号ＢＴＩＮのエコ
ー成分Ｅ１〜Ｅ５に同期して、上記各電圧発生回路（タ
ップ）が次々に動作することによって、上記近似電圧ｖ
１〜Ｖ５を形成する。そして、加減算回路により上記入
力信号ＢＴＩＮから上記電圧■１〜ｖ５を減算すること
によって、エコー成分Ｅ１〜Ｅ５を除去する等化動作が
行われるものとなる。
スであって、最初に“１”となりその後連続して０”と
なる場合、上記シフトレジスタＳＲにより、上記′１１
の信号が遅延されるため、上記入力信号ＢＴＩＮのエコ
ー成分Ｅ１〜Ｅ５に同期して、上記各電圧発生回路（タ
ップ）が次々に動作することによって、上記近似電圧ｖ
１〜Ｖ５を形成する。そして、加減算回路により上記入
力信号ＢＴＩＮから上記電圧■１〜ｖ５を減算すること
によって、エコー成分Ｅ１〜Ｅ５を除去する等化動作が
行われるものとなる。
なお、負極性の入力信号に対しては、上記加減算回路の
入力符号（＋、 −）を切り換えること、言い換えれば
、上記電圧ｖ１〜ｖ５を入力信号ＢＴＩＮに対して加算
することにより、実質的に同様の等化動作を行うもので
ある。
入力符号（＋、 −）を切り換えること、言い換えれば
、上記電圧ｖ１〜ｖ５を入力信号ＢＴＩＮに対して加算
することにより、実質的に同様の等化動作を行うもので
ある。
この実施例において、第５タツプのような電圧発生回路
ＶＧ５においては、当然のように対応するエコー成分Ｅ
５のレベルが数十ｍＶと小さくなるので、上記高精度の
微少電流を利用した電圧発生回路を用いることにより高
精度に近似させた電圧■５等の形成できるから、精度の
高い等化動作を行わせることができるものである。
ＶＧ５においては、当然のように対応するエコー成分Ｅ
５のレベルが数十ｍＶと小さくなるので、上記高精度の
微少電流を利用した電圧発生回路を用いることにより高
精度に近似させた電圧■５等の形成できるから、精度の
高い等化動作を行わせることができるものである。
（１）差動増幅回路を用いて、第１導電型の定電流ＭＯ
５ＦＥＴと直接接続された第２（７）ＭＯＳＦＥＴのド
レイン電圧が、その動作電圧の中点電位と等しくなるよ
うに上記第２導電型のＭＯＳ Ｆ ＥＴのゲート電圧を
制御することによって、上記両ＭＯ５ＦＥＴの電流を等
しくできる。上記両ＭＯ３ＦＥＴとそれぞれ異なるサイ
ズ比を持つような出力ＭＯ３ＦＥＴを設けて、そのサイ
ズ比に対応された高精度の定電流を得ることができると
いう効果が得られる。
５ＦＥＴと直接接続された第２（７）ＭＯＳＦＥＴのド
レイン電圧が、その動作電圧の中点電位と等しくなるよ
うに上記第２導電型のＭＯＳ Ｆ ＥＴのゲート電圧を
制御することによって、上記両ＭＯ５ＦＥＴの電流を等
しくできる。上記両ＭＯ３ＦＥＴとそれぞれ異なるサイ
ズ比を持つような出力ＭＯ３ＦＥＴを設けて、そのサイ
ズ比に対応された高精度の定電流を得ることができると
いう効果が得られる。
（２）上記（１）により対応する両ＭＯ５ＦＥＴのサイ
ズ比の差を小さく設定することによって、高精度に設定
された微少定電流を得ることができるという効果が得ら
れる。
ズ比の差を小さく設定することによって、高精度に設定
された微少定電流を得ることができるという効果が得ら
れる。
（３）上記（２）により高精度の微少電流を形成すると
こができるから、それによりキャパシタの充電又は放電
を行わせることによって、高分解能を持つ電圧を形成す
ることができるという効果が得られる。
こができるから、それによりキャパシタの充電又は放電
を行わせることによって、高分解能を持つ電圧を形成す
ることができるという効果が得られる。
（３）上記第１導電型の定電流ＭＯＳ Ｆ ＥＴとして
、差動増幅回路を用いてドレイン電圧が一定の定電圧と
なるようにそのゲート電圧を制御して基準定電流を形成
することによって、その絶対値的にも高精度に設定され
た定電流を得ることができるという効果が得られる。
、差動増幅回路を用いてドレイン電圧が一定の定電圧と
なるようにそのゲート電圧を制御して基準定電流を形成
することによって、その絶対値的にも高精度に設定され
た定電流を得ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、基準定電流を形成するための抵抗Ｒに供給される電
圧は、電源電圧Ｖｃｃの他所定の定電圧としてもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、基準定電流を形成するための抵抗Ｒに供給される電
圧は、電源電圧Ｖｃｃの他所定の定電圧としてもよい。
上記抵抗Ｒは、半導体集積回路装置の外付部品としても
よい、また、ＰチャンネルＭＯＳＦＥＴとＮチャンネル
ＭＯＳ Ｆ ＥＴとを逆にするものとしてもよい。
よい、また、ＰチャンネルＭＯＳＦＥＴとＮチャンネル
ＭＯＳ Ｆ ＥＴとを逆にするものとしてもよい。
この場合には、その動作電圧の極性も逆にすればよい。
基準定電流を形成する回路は、上記差動増幅回路による
帰還回路を利用するものの他、何であってもよい。また
、第１図において、定常的な定電流を得る場合、ＭＯＳ
ＦＥＴＱ５のソースを電源電圧Ｖｃｃに接続し、ＭＯ３
ＦＥＴＱ４’又はＱ４”の一方を選択的に設け、そのソ
ースを回路の接地電位に接続する。さらに、ＭＯ５ＦＥ
ＴＱ３とＱ５のサイズ比及びＱ２とＱ４°、Ｑ４″のサ
イズ比は、出力すべき定電流に応じて種々変更されるも
のである。
帰還回路を利用するものの他、何であってもよい。また
、第１図において、定常的な定電流を得る場合、ＭＯＳ
ＦＥＴＱ５のソースを電源電圧Ｖｃｃに接続し、ＭＯ３
ＦＥＴＱ４’又はＱ４”の一方を選択的に設け、そのソ
ースを回路の接地電位に接続する。さらに、ＭＯ５ＦＥ
ＴＱ３とＱ５のサイズ比及びＱ２とＱ４°、Ｑ４″のサ
イズ比は、出力すべき定電流に応じて種々変更されるも
のである。
また、第１図に示した出力電圧は、演算増幅回路のオフ
セントキャンセルに利用できる。通常、演算増幅回路は
、その一対の入力レベルが互いに等しくても出力信号が
生じてしまう。これは、例えば演算増幅回路が差動増幅
回路を含んでおり、その差動増幅回路を構成するベア素
子、例えばＭＯＳＦＥＴの特性が、製造条件のバラツキ
等によって一致しないために生じる。このようなオフセ
ット除去のため、第１図の出力電圧Ｖｎが利用できる。
セントキャンセルに利用できる。通常、演算増幅回路は
、その一対の入力レベルが互いに等しくても出力信号が
生じてしまう。これは、例えば演算増幅回路が差動増幅
回路を含んでおり、その差動増幅回路を構成するベア素
子、例えばＭＯＳＦＥＴの特性が、製造条件のバラツキ
等によって一致しないために生じる。このようなオフセ
ット除去のため、第１図の出力電圧Ｖｎが利用できる。
すなわち、通常、上記オフセントは数十ｍ■の微少な電
圧となるので、このオフセット電圧に相当する微少電圧
を形成して、演算増幅回路の基準電位が供給される入力
端子に供給する。これにより、上記オフセットを相殺さ
せることができる。
圧となるので、このオフセット電圧に相当する微少電圧
を形成して、演算増幅回路の基準電位が供給される入力
端子に供給する。これにより、上記オフセットを相殺さ
せることができる。
（利用分野）
この発明は、定電流を形成する回路として広く利用でき
るものである。
るものである。
第１図は、この発明の一実施例を示す定電流回路の回路
図、 第２図は、この発明をディジタル電話機用線路等化器に
おける判定帰還型自動等化器に通用した場合の一実施例
を示すブロック図、 第３図は、その動作を説明するための波形図である。 ＯＰＩ、ＯＰ２．ＯＰ・・演算増幅回路、ＶＣ・・電圧
比較回路、ＬＶ・・３値しベル判定回路、ＳＲ・・シフ
トレジスタ、ＶＣＩ〜ＶＧ５・・電圧発生回路
図、 第２図は、この発明をディジタル電話機用線路等化器に
おける判定帰還型自動等化器に通用した場合の一実施例
を示すブロック図、 第３図は、その動作を説明するための波形図である。 ＯＰＩ、ＯＰ２．ＯＰ・・演算増幅回路、ＶＣ・・電圧
比較回路、ＬＶ・・３値しベル判定回路、ＳＲ・・シフ
トレジスタ、ＶＣＩ〜ＶＧ５・・電圧発生回路
Claims (1)
- 【特許請求の範囲】 １、第１導電型のＭＯＳＦＥＴにより構成された定電流
第１ＭＯＳＦＥＴ（Ｑ２）と、この第１ＭＯＳＦＥＴ（
Ｑ２）のドレインにそのドレインが共通接続された第２
導電型の第２ＭＯＳＦＥＴ（Ｑ３）と、上記第２ＭＯＳ
ＦＥＴ（Ｑ３）のドレイン電圧が非反転入力端子に供給
され、上記第１及び第２ＭＯＳＦＥＴ（Ｑ２とＱ３）の
ソース間に供給される電圧の中点電圧が反転入力端子に
供給され、その出力電圧を上記第２ＭＯＳＦＥＴ（Ｑ３
）のゲートに供給する第１の差動増幅回路と、上記第１
ＭＯＳＦＥＴ（Ｑ２）のゲートに供給される動作電圧を
受けてそのドレインから出力電流を形成する第１導電型
の第３ＭＯＳＦＥＴ（Ｑ４′）と、上記第２ＭＯＳＦＥ
Ｔ（Ｑ３）のゲートに供給される動作電圧を受けてその
ドレインから出力電流を形成する第２導電型の第４ＭＯ
ＳＦＥＴ（Ｑ５）とを含み、上記第３及び第４ＭＯＳＦ
ＥＴ（Ｑ４′とＱ５）の電流差を出力電流としたことを
特徴とする定電流回路。 ２、上記第３ＭＯＳＦＥＴ（Ｑ４′）は、第１ＭＯＳＦ
ＥＴ（Ｑ２）とのサイズ比が、上記第２及び第４ＭＯＳ
ＦＥＴ（Ｑ３とＱ５）のサイズ比と異なるように設定さ
れるものであることを特徴とする特許請求の範囲第１項
記載の定電流回路。 ３、上記定電流第１ＭＯＳＦＥＴ（Ｑ２）は、そのドレ
インに固定抵抗手段が設けられた第１導電型のＭＯＳＦ
ＥＴ（Ｑ１）のドレイン電圧が非反転入力端子に供給さ
れ、定電圧が反転入力端子に供給され、その出力電圧を
上記ＭＯＳＦＥＴ（Ｑ１）のゲートに供給する第２の差
動増幅回路の出力電圧によって定電流動作を行うもので
あることを特徴とする特許請求の範囲第１項記載の定電
流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228650A JP2526204B2 (ja) | 1985-10-16 | 1985-10-16 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228650A JP2526204B2 (ja) | 1985-10-16 | 1985-10-16 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6289124A true JPS6289124A (ja) | 1987-04-23 |
| JP2526204B2 JP2526204B2 (ja) | 1996-08-21 |
Family
ID=16879659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60228650A Expired - Fee Related JP2526204B2 (ja) | 1985-10-16 | 1985-10-16 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526204B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186818A (ja) * | 1982-04-15 | 1983-10-31 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 電流発生用集積回路 |
| JPS6039220A (ja) * | 1983-07-11 | 1985-03-01 | エヌ・ベー・フイリップス・フルーイランペンファブリケン | 電流安定化回路 |
-
1985
- 1985-10-16 JP JP60228650A patent/JP2526204B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186818A (ja) * | 1982-04-15 | 1983-10-31 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 電流発生用集積回路 |
| JPS6039220A (ja) * | 1983-07-11 | 1985-03-01 | エヌ・ベー・フイリップス・フルーイランペンファブリケン | 電流安定化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2526204B2 (ja) | 1996-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |