JPS6280764A - 浮動小数点積和演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高精度の積和演算を短時間に行うことのでき
る。浮動小数点積和演算器に関する。

〔従来の技術〕

積和演算、器が行う積和演算は、ここでは、当該演算器
に入力される２つのデータ列について、各データ列の対
応する項ごとに乗算を行い、その乗算の結果を順次加算
することにより、内債を求める演算である、と定義され
る。

従来の積和演算器において、入力データとして単精度の
浮動小数点データを与えたとき、先ず通常の浮動小数点
乗算に従って乗算値を得、次いで加算が行なわれるが、
この場合、浮動小数点乗算の結果は、丸めによって単精
度の浮動小数点データとして得られる。

上記の通常の浮動小数点乗算を具体的に述べる。

例えば第６図（ａ）に示すように、数値データ６１が、
指数部がｅビット、仮数部がｎビット（２の補数表示）
の浮動小数点データ形式で与えられたとする。このよう
なデータ同士の乗算を行うと、指数部同士の加算及び仮
数部同士の乗算が行われ、特に仮数部は２の補数表示に
よって２ｎ−１ビットとなる。この２ｎ−１ビットの乗
算結果は、正規化され、その上位ｎビットを取出すこと
によって、単精度のデータとして求められる。

上記の結果、従来の積和演算器では、単精度の浮動小数
点データとして得られた乗算値を用いて引続き加算を行
うので、積和演算の精度が低くなる。

従って、上記積和演算を高精度で行うためには、最初の
乗算による２ｎ−１ビットの仮数部の乗算結果を丸める
ことな（、累算する必要がある。これを実際に行うには
、第６図（５）に示すようなｅビットの指数部及び２ｎ
−１ビットの仮数部を有する倍精度浮動小数点デークロ
２の状態で積和演算を行うことができるようにする必要
がある。

〔発明が解決しようとする問題点〕

ｅビットの指数部及び２ｎ−１ビットの仮数部を有する
倍精度浮動小数点データについて浮動小数点加算を行う
場合には、桁合せシフタで倍精度の仮数部をシフトさせ
る必要がある。また、仮数部について倍精度加算を行う
と共に、最後に正規化シフタによりその加算結果につい
て再度倍精度シフトを行う必要が生じる。

上記のように倍精度浮動小数点加算を行うには、桁合せ
シフト、加算、正規化シフトの各々に関し、倍精度処理
を行う必要がある。従って単精度の浮動小数点加算を行
う場合に比較して処理に時間を要し、演算全体に要する
時間が長くなる。

本発明の目的は、倍精度浮動小数点加算を含む積和演算
において、浮動小数点加算の一部を省略し、演算時間を
高速化した浮動小数点積和演算器を提供することにある
。

〔問題点を解決するための手段〕

本発明に係る浮動小数点積和演算器は、２つの単精度の
浮動小数点データ列を入力し、対応する項ごと乗算し、
その乗算結果を順次加算する浮動小数点積和演算器にお
いて、乗算データを倍精度で出力する浮動小数点乗算器
と、前記乗算データと順次加算データを入力し、両デー
タについて桁合せシフトを行い、２つの倍精度仮数部と
１つの指数部を出力する倍精度桁合せシフタと、前記２
つの倍精度仮数部を加算し、倍精度加算出力とオーバー
フロー出力を出力する倍精度加算器と、この倍精度加算
器でオーバーフローが生じたとき前記倍精度加算出力に
対し１ビット右シフタを行う１ビット右シフトと、前記
倍精度加算器でオーバーフローが生じたとき前記倍精度
桁合せシフタから出力される指数部に１を加算する指数
部加算器と、この指数部加算器の出力を指数部とし、前
記１ビット右シフタの出力を仮数部とした前記順次加算
データを格納すると共に、前記倍精度桁合せシフタにこ
の順次加算データを与える倍精度レジスタと、この倍精
度レジスタにおける最終的な順次加算データを左正規化
を行う左正規化シフクとを備えたことを特徴としている
。

〔作用〕

本発明において、浮動小数点乗算器に入力される２つの
単精度の浮動小数点データ同士の乗算結果の仮数部を、
単精度に丸めることな（、倍精度のまま、倍精度桁合せ
シフタに入力し、戻された倍精度レジスタの出力と桁合
せを行った後桁合せされた倍精度仮数部同士の加算を倍
精度加算器によって行う。そして上記の仮数部加算にお
いてオーバーフローが生じたときには、１ビット右シフ
タによって仮数部を１ビット右シフトし、指数部加算器
によって桁合せされた指数部に１を加算する。

仮数部加算において桁落ちが生じた場合には、仮数部の
加算結果は非正規化数になる。しかし、非正規化数にな
っても正規化は行われず、加算結果に対し逐一正規化し
ないで積和演算を行い、これにより倍精度正規化シフト
に要する時間を省略することができる。

正規化しないで積和演算を行う場合、一般に指数部の値
は増加することはあるが、反対に減少することはない。

そのため、桁落ちが生じて積和の値が減少した時に、指
数部の値が積和の指数部の値よりも小さい浮動小数点乗
算結果を積和の値に加算しようとすると、桁合せシフト
により、浮動小数点乗算結果の仮数部の下位ビットが、
最悪の場合、正規化を行った場合に比較して、桁落ちし
たビット数と同じだけ失われることになる。このような
場合、仮数部の演算精度（演算桁数）は、（仮数部の桁
数）−（桁落ちした桁数）になっている。

しかし、仮数部加算は倍精度で行われるので、仮に単精
度に相当するビット数の桁落ちが生じたとしても、残り
の単精度に相当するビット数の演算精度は保存される。

従って、最終的な演算結果の仮数部を単精度で得ること
を考えれば、単精度に相当するビット数以下の桁落ちま
では許容される。

〔実施例〕

以下に、図面を用いて本発明の詳細な説明する。

第１図は浮動小数点積和演算器の全体構成を示すブロッ
ク図である。浮動小数点積和演算器は、図示されるよう
に、浮動小数点乗算器１と、倍精度桁合せシフト２と、
倍精度加算器３と、指数部加算器４と、１ビット右シフ
タ２と、倍精度加算器３と、指数部加算器４と、１ビッ
ト右シフタ５と、倍精度レジスタ６と左正規化演算タ７
とから構成される。

上記構成において、浮動小数点乗算器１は２つの入力端
子１ａを有し、各入力端子１ａを介して２つのｅ＋ｎビ
ットの浮動小数点データを入力する。浮動小数点データ
において、ｅビットは指数部、ｎビットは仮数部である
。浮動小数点乗算器１は２つの浮動小数点データに基づ
いてｅ＋２ｎ−１ビットの乗算データ８を出力する。乗
算データ８において、ｅビットは指数部、２ｎ−１ビッ
トは仮数部である。倍精度桁合せシフタ２には、上記乗
算データ８と後述される倍精度レジスタ６の出力データ
９とが入力される。倍精度桁合せシフタ２は、乗算デー
タ８と出力データ９に関し、指数部の値の大きい方を検
出して指数部出力１０として出力すると共に、指数部の
値の小さい方の仮数部につき桁合せシフトを行った後乗
算データ８と出力データ９に係る仮数部を仮数部出力１
１．１２として出力する。仮数部出力１１．１２は倍精
度加算器３に入力される。倍精度加算器３は倍精度桁合
せシフタ２から与えられる２つの仮数部出力１１゜１２
を加算し、倍精度加算出力１３を出力する。また同時に
倍精度加算器３は、加算においてオーバーフローが生じ
た時には“１　ｎ１オーバーフローが生じない時には“
０”のオーバーフロー出力１４を出力する。

指数部加算器４は、倍精度桁合せシフタ２からの指数部
出力１０と倍精度加算器３からのオーバーフロー出力１
４を入力し、指数部出力ｌＯの最下位ビットにオーバー
フロー出力１４を加算する。また１ビット右シフタ５は
、倍精度加算器３からの倍精度加算出力１３とオーバー
フロー出力１４を入力し、オーバーフロー出力１４が“
１”の時には倍精度加算出力１３を１ビット右方向にシ
フトさせて出力し、オーバーフロー出力１４がパ０”の
時には上記シフトを行わずそのまま出力する機能を有す
る。

上記指数部加算器４の出力及び１ビット右シフタ５の出
力は倍精度レジスタ６に与えられる。倍精度レジスタ６
は、指数部加算器４の出力を指数部とし、１ビット右シ
フタ５の出力を仮数部としたｅ＋２ｎ−１ビットの浮動
小数点データを格納する。このようにして倍精度レジス
タ６に格納された浮動小数点データは、所要の累算が完
了するまでの間、桁合せシフタ２に与えられる。

左正規化演算ク７は、所要の累算が完了した後に、上記
倍精度レジスタ６に格納されたｅ＋２ｎ−１ビットの浮
動小数点データに対して左正規化演算を行うものである
。ここで、左正規化演算とは、仮数部における左端の符
号ビットの次のビット位置に当該符号ビットと異なる符
号ビットが来るよう、仮数部全体を左方向にシフトさせ
、その時のシフト量を指数部から減する演算をいう。第
６図の例で具体的に示すと、第６図（Ｃ）の浮動小数点
データの仮数部をｍビット左方向にシフトし、指数部か
らｍを引くと、第６図（ｄ）に示す如き浮動小数点デー
タが左正規化演算されたものとして得られる。

次に上記構成を有する浮動小数点積和演算器の動作を、
第２図及び第３図のフローチャートに従って説明する。

第２図及び第３図のフローチャートは結合子■、■、Ｏ
により結合される。

先ず、積和演算を開始すると、浮動小数点乗算器１の２
つの入力端子１ａ、ｌａのそれぞれにｅ＋ｎビットの浮
動小数点データが入力される（ステップ３１）。浮動小
数点乗算器１は、これらの入力データについて浮動小数
点乗算を行い（ステップＳ２）、ｅ＋２ｎ−１ビットの
乗算データ８を得て、これを出力する。

ここで、上記乗算データ８の指数部をＥｌ、指数部Ｅ１
の値を０１と表現し、且つ仮数部をＭｌと表現する。一
方、倍精度レジスタ６から与えられる出力データ９の指
数部をＥ２、指数部Ｅ２の値をｅ２と表現し、且つ加数
部Ｍ２と表現する。

次のステップでは、倍精度桁合せシフタ２において、Ｅ
ｌとＥ２の差ｄ＝ｅ１−ｅ２を求める（ステップ３３）
。ｄが負のときには、倍精度桁合せシフタ２は、Ｍｌを
ｌｄ１桁左桁間方向フトしくステップＳ４）、こうして
得られたＭｌを仮数部出力１１且つ上記Ｍ２を仮数部出
力１２とすると共にＥ２を指数部出力１０とする（ステ
ップ３５）。反対にｄが正のときには、Ｍ２を６桁左方
向にシフトしくステップＳ６）、こうして得られたＭ２
を仮数部出力１２且つＭｌを仮数部出力１１とすると共
に、Ｅｌを指数部出力１０とする（ステップＳ７）。

倍精度加算器３では、上記の如く定まる仮数部出力１１
．１２の加算が行われ、倍精度加算器３は倍精度加算出
力１３を出力する（ステップ３８）。倍精度加算器３に
おける加算においてはオーバーフローが生じたか否かが
判断される（ステップＳ９）。

オーバーフローが生じた場合には、１ビット右シフタ５
によって倍精度加算出力１３の仮数部を１ビット右シフ
トしくステップ３１０）、また指数部加算器４によって
倍精度桁合せシフタ２から出力される指数部出力１０に
１を加算する（ステップ５１１）。

仮数部について上記１ビット右シフトを行う場合には、
仮数部の最上位ビットには倍精度加算出力１３のキャリ
ー出力が入力される。オーバーフローが生じない場合に
はステップｓ１ｏ、ｓｏは実行されない。

倍精度レジスタ６は、指数部加算器４の出力を指数部と
し、１ビット右シフタ５の出力を仮数部とした浮動小数
点データを、中間結果として格納する（ステップ５１２
）。ステップ１３は、累算が終了したか否かを判断する
ステップで、終了していない場合には、ステップＳ１に
戻り、次の入力データに対して、上記ステップ３１〜Ｓ
１２の処理を繰返す。

累算が終了した場合には、倍精度レジスタ６に格納され
る値を、最終結果として左正規化シフタ７で正規化しく
ステップ５１４）、正規化した出力を出力して（ステッ
プ５１５）　、終了する。

上記動作で明らかなように、本発明に係る浮動小数点積
和演算器では、累算の途中において逐一正規化を行わず
、累算終了後の最終結果のみを正規化する。従って１回
の累算に必要とされる浮動小数点加算に要する時間を短
縮することができる。

次に前記倍精度桁合せシフタ２と左正規化シフタ７の詳
細な構成を説明する。

第４図は倍精度桁合せシフタ２の構成を示す回路図であ
る。倍精度桁合せシフタ２は、図示の如く、入力レジス
タ２０１　　、２０２　、減算器２０３　、２０４、入
力セレクタ２０５　、　２０６、シフト量セレクタ２０
７、シフタ２０８、指数部出力セレクタ２０９、仮数部
出力セレクタ２１０　、２１１　とから構成される。

上記構成において、第１の入力レジスタ２０１には前記
乗算データ８が入力し、第２のレジスタ２０２には前記
出力データ９が入力する。入力レジスタ２０１に格納さ
れた乗算データ８の指数部及び入力レジスタ２０２に格
納された出力データ９０指数部は減算器２０３　、２０
４に供給され、減算器２０３は入力レジスタ２０１の指
数部から入力レジスタ２０２の指数部を減算し、減算器
２０４は入力レジスタ２０２の指数部から入力レジスタ
２０１の指数部を減算する。これの減算器２０３　、２
０４の各減算出力はシフト量セレクタ２０７　に供給さ
れる。

また減算器２０３は、前記２つの指数部の大小関係を表
わす符号信号として、減算値における最上位ビットを取
り、これをＯ８から出力する。この符号信号において、
入力レジスタ２０１の指数部の値が入力レジスタ２０２
０指数部の値より大きいか又は等しいときにはＣ８の値
は“０”となり、反対に入力レジスタ２０１の指数部の
値が入力レジスタ２０２の指数部の値よりも小さいとき
にはＣ８の値は“１”となる。この符号信号は、入力セ
レクタ２０５　、２０６　、シフト量セレクタ２０７等
に与えられる。

入力セレクタ２０５　、２０６のそれぞれには、入力レ
ジスタ２０１　、２０２の各仮数部が供給され、上記Ｃ
８の値に応じていずれかの仮数部を選択する。

すなわち、入力セレクタ２０５は、Ｃ８の値が“０”の
ときには入力レジスタ２０１の２ｎ−１ビット仮数部を
選択し、Ｃ８の値が“１”のときには入力レジスタ２０
２の２ｎ−１ビットの仮数部を選択する。一方、入力セ
レクタ２０６は、Ｃ３の値が“０”のときには入力レジ
スタ２０２の仮数部を選択し、Ｏ８の値が“１″のとき
には入力レジスタ２０１の仮数部を選択する。入力セレ
クタ２０５の出力は仮数部出力セレクタ２１０．２１１
に与えられ、入力セレクタ２０６の出力はシフタ２０８
に与えられる。

前記シフト量セレクタ２０７は、Ｃ８の値が“０”のと
きに減算器２０３の出力を選択し、Ｃ８Ｏ値が“１”の
ときに減算器２０４の出力を選択する。シフト量セレク
タ２０７の出力はシフタ２０８に与えられる。

シフタ２０８では、入力セレクタ２０６の出力について
、シフト量セレクタ２０７の出力によって指定されるビ
ット数の分だけ右シフトが行われる。シフタ２０８の出
力は仮数部出力セレクタ２１０．２１１に与えられる。

指数部出力セレクタ２０９には、入力レジスタ２０１゜
２０２の指数部出力及び減算器２０３の前記符号信号が
供給される。指数部出力セレクタ２０９は、Ｏ８の値が
“０”のときに入力レジスタ２０１の指数部出力を選択
し、Ｃ８Ｏ値が“１”のときに入力レジスタ２０２の指
数部出力を選択する。指数部出力セレクタ２０９は前記
指数部出力１０を出力する。

仮数部出力セレクタ２１０．２１１には減算器２０３か
ら符号信号が供給され、この符号信号によって仮数部出
力セレクタ２１０　、２１１　は次のようなセレクタ動
作を行う。すなわち、仮数部出力セレクタ２１０では、
Ｃ８の値が“０”のときには入力セレクタ２０５の出力
を選択し、Ｏ８の値が“１”のときにはシフタ２０８の
出力を選択し、前記仮数部出力１１として出力する。ま
た仮数部出力セレクタ２１１では、Ｃ８の値が“０”の
ときにはシフタ２０８の出力を選択し、Ｃ８の値が“１
”のときには入力セレクタ２０５の出力を選択し、前記
仮数部出力１２として出力する。

以上のようにして、倍精度桁合せシフタ２では、入力レ
ジスタ２０１　、２０２　に入力される乗算データ８と
出力データ９のうち、大きい値の指数部が指数部出力１
０として出力され、小さい値の指数部を有する７′−夕
の仮数部が指数部の差の分だけ右シフトされることによ
って仮数部出力１１．１２が出力される。

第５図は左正規化シフタ７の構成を示す回路図である。

左正規化シフタ７は、図示される如く、入力レジスタ７
１と、最大及符号ビット検出回路７２と、減算器７３と
、シフタ７４と、出力レジスタ７５から構成される。

上記構成において、入力レジスタ７１には前記倍精度レ
ジスタ６から累算された出力データが入力される。入力
レジスタ７１の出力において、指数部データが減算器７
３に与えられると共に仮数部データが最大及符号ビット
検出回路７２及びシフタ７４に与えられる。最大及符号
ビット検出回路７２は、上記仮数部データの最大及符号
ビット（符号ビットの下位ビットの中で符号ビットと異
なるビットを有する最大桁のビット）の位置を検出し、
符号ビットの次の桁のビットと最大及符号ビットとの桁
の差を出力する。最大及符号ビット検出回路７２の出力
は減算器７３及びシフタ７４に与えられる。

減算器７３では、入力レジスタ７１の指数部データから
最大及符号ビット検出回路７２の出力が減じられる。ま
たシフタ７４では、入力レジスタ７１の仮数′　　部デ
ータについて最大及符号ビット検出回路７２の出力をシ
フト量として左シフトが行われる。かかる減算器７３及
びシフタ７４の出力に基づいて、出力レジスタ７５は、
減算器７３のｅビットの出力を指数部とし、シフタ７４
の２ｎ−１ビットの出力を仮数部とした、ｅ＋２ｎ−１
ビットの浮動小数点データを出力する。

〔発明の効果〕

以上の説明で明らかなように、本発明によれば、順次に
得られる浮動小数点乗算結果に対し倍精度小数点累算を
行う浮動小数点積和演算器において、上記浮動小数点累
算における各加算において正規化シフトを行わず、最終
的な累算結果のみに対して正規化を行うことにより、浮
動小数点加算に要する時間を短縮化し、浮動小数点積和
演算全体に要する時間を短くすることができる効果があ
る。

【図面の簡単な説明】

第１図は、本発明に係る浮動小数点積和演算器の全体構
成を示すブロック図、 第２図は動作説明のためのフローチャート、第３図は動
作説明のためのフローチャート、第４図は倍精度桁合せ
シフタの詳細な構成を示す回路図、 第５図は左正規化シフタの詳細な構成を示す回路図、 第６図は通常の浮動小数点データ表現及び倍精度浮動小
数点データ表現を示す図である。 １　・・・・・・　浮動小数点乗算器 ２　・・・・・・　倍精度桁合せシフタ３　・・・・・
・　倍精度加算器 ４　・・・・・・　指数部加算器 ５　・・・・・・　１ビット右シフタ ６　・・・・・・　倍精度レジスタ ７　・・・・・・　左正規化シフタ 代理人　弁理士　　岩　佐　義　幸 第１図 第２図 第６図

Claims (1)

【特許請求の範囲】
1. （１）２つの単精度の浮動小数点データ列を入力し、対
   応する項ごと乗算し、その乗算結果を順次加算する浮動
   小数点積和演算器において、乗算データを倍精度で出力
   する浮動小数点乗算器と、前記乗算データと順次加算デ
   ータを入力し、両データについて桁合せシフトを行い、
   ２つの倍精度仮数部と１つの指数部を出力する倍精度桁
   合せシフタと、前記２つの倍精度仮数部を加算し、倍精
   度加算出力とオーバーフロー出力を出力する倍精度加算
   器と、この倍精度加算器でオーバーフローが生じたとき
   前記倍精度加算出力に対し１ビット右シフトを行う１ビ
   ット右シフタと、前記倍精度加算器でオーバーフローが
   生じたとき前記倍精度桁合せシフタから出力される指数
   部に１を加算する指数部加算器と、この指数部加算器の
   出力を指数部とし、前記１ビット右シフタの出力を仮数
   部とした前記順次加算データを格納すると共に、前記倍
   精度桁合せシフタにこの順次加算データを与える倍精度
   レジスタと、この倍精度レジスタにおける最終的な順次
   加算データを左正規化を行う左正規化シフタとを備えた
   ことを特徴とする浮動小数点積和演算器。