JPS6279557A - Direct memory accessing system - Google Patents
Direct memory accessing systemInfo
- Publication number
- JPS6279557A JPS6279557A JP22067185A JP22067185A JPS6279557A JP S6279557 A JPS6279557 A JP S6279557A JP 22067185 A JP22067185 A JP 22067185A JP 22067185 A JP22067185 A JP 22067185A JP S6279557 A JPS6279557 A JP S6279557A
- Authority
- JP
- Japan
- Prior art keywords
- input
- information
- storage device
- control device
- main storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
主制御装置と主記憶装置と入出力制御装置を介して入出
力装置とをプロセッサバスにより接続する情報処理シス
テムにおいて、主記憶装置と人出力制御装置との間に直
接情報転送用の専用接続路を設けることにより転送時間
の短縮および主制御装置の効率を向上する。[Detailed Description of the Invention] [Summary] In an information processing system in which a main control device, a main storage device, and an input/output device are connected via a processor bus, a main storage device and a human output control device are connected to each other by a processor bus. By providing a dedicated connection path for direct information transfer between the two, the transfer time is shortened and the efficiency of the main controller is improved.
本発明は情報処理システムにおける直接メモリアクセス
方式の改良に関する。The present invention relates to improvements in direct memory access methods in information processing systems.
主制御装置と、主記憶装置と、入出力制御装置を介して
入出力装置とをプロセッサバスにより接続する情報処理
システムにおいて、入出力制御装置が入出力装置と主記
憶装置との間で、主制御装置に制御されること無（情報
を転送する、所謂直接メモリアクセス方式が採用されて
いる。 かかる直接メモリアクセス方式を実行する場合
に、情報転送に要する時間が極力短縮され、然も主制御
装置の処理効率を低下させぬことが強く要望される。In an information processing system in which a main control device, a main storage device, and an input/output device are connected via a processor bus via an input/output control device, the input/output control device connects the main storage device and the main storage device. A so-called direct memory access method is adopted in which information is transferred without being controlled by a control device. When executing such a direct memory access method, the time required for information transfer is minimized, and the main control It is strongly desired not to reduce the processing efficiency of the device.
第３図は従来ある直接メモリアクセス方式の−例を示す
図である。FIG. 3 is a diagram showing an example of a conventional direct memory access method.
第３図において、主制御装置１、主記憶装置２および人
出力制御装置３を介して入出力装置４が、プロセッサバ
ス５により相互に接続されている。In FIG. 3, input/output devices 4 are interconnected by a processor bus 5 via a main control device 1, a main storage device 2, and a human output control device 3.
第３図において、入出力制御装置３が主記憶装置２に格
納されている情報を入出力装置４に転送する場合には、
入出力制御装置３はプロセッサバス５を介して主記憶装
置２から所要の情報を抽出し、入出力装置４に転送する
。同様に入出力制御装置３が入出力装置４から伝達され
る情報を主記憶装置２に格納する場合には、入出力制御
装置３は入出力装置４から伝達される情報を、プロセッ
サバス５を介して主記土ａ装置２の所定領域に格納する
。In FIG. 3, when the input/output control device 3 transfers information stored in the main storage device 2 to the input/output device 4,
The input/output control device 3 extracts required information from the main storage device 2 via the processor bus 5 and transfers it to the input/output device 4. Similarly, when the input/output control device 3 stores information transmitted from the input/output device 4 in the main storage device 2, the input/output control device 3 stores the information transmitted from the input/output device 4 through the processor bus 5. The data is stored in a predetermined area of the main storage device 2 through the storage medium.
なお入出力制御装置３がプロセッサバス５を介して情報
を転送中は、主制御装置１はプロセッサバス５を介して
ＩＰｆｆｉ１３を転送することが不可能となる。その結
果入出力制御装置３は、一旦主制御装置１にプロセッサ
バス５の使用を中止させ、その間にプロセッサバス５を
介して情報を一括転送する（所謂バースト方式）。或い
は主制御′Ａ置ｌがプロセッサバス５を使用する合間に
、入出力制御装置３がプＩ−１セ／サハス５を介して情
報を少堅宛転送するく所謂ザイクルス千−ル方式）。Note that while the input/output control device 3 is transferring information via the processor bus 5, the main control device 1 cannot transfer the IPffi 13 via the processor bus 5. As a result, the input/output control device 3 temporarily causes the main control device 1 to stop using the processor bus 5, and during that time, transfers information all at once via the processor bus 5 (so-called burst method). Alternatively, the input/output control unit 3 transfers information to the small unit via the processor bus 5 while the main controller 1 uses the processor bus 5 (so-called Zykles system).
以上の説明から明らかな如く、従来ある直接メモリアク
セス方式においては、入出力制御装置はバースト方式或
いはサイクルスヂール力弐により、プロセッサバスを主
制御装置と共用していた。As is clear from the above description, in the conventional direct memory access method, the input/output control device shares the processor bus with the main control device using the burst method or cycle rotation.
前者においては、入出力制御装置が情報転送中は、主制
御装置が処理を実行出来なくなり、また後者においては
、入出力制御装置の情報転送時間が増大する問題点があ
った。In the former case, while the input/output control device is transferring information, the main control device cannot execute the process, and in the latter case, there is a problem that the information transfer time of the input/output control device increases.
第１図は本発明の原理を示す図である。 FIG. 1 is a diagram showing the principle of the present invention.
第１図においては、主制御装置１と主記憶装置２と入出
力制御装置３を介して入出力装置４とをプロセッサバス
５により接続し、主記憶装置２と入出力制御装置３との
間で直接情報の転送を行う情報処理システムにおいて、
主記憶装置２と入出力制御装置３との間に直接情報転送
用の専用接続路１００がプロセッサバス５と独立に設け
られている。In FIG. 1, a main control device 1, a main storage device 2, an input/output device 4 are connected via a processor bus 5, and an input/output device 4 is connected between the main storage device 2 and the input/output control device 3. In an information processing system that directly transfers information,
A dedicated connection path 100 for direct information transfer is provided between the main storage device 2 and the input/output control device 3, independent of the processor bus 5.
即ち本発明によれば、入出力制御装置と主記せ装置との
間の情報転送は専用接続路を介して実行される為、情報
転送所要時間も短縮され、またその間主制御装置はプロ
セッサバスを介して情報が転送可能となり、処理効率の
低下が防止される。That is, according to the present invention, since information transfer between the input/output control device and the main recording device is executed via a dedicated connection path, the time required for information transfer is also shortened, and during this time, the main control device does not use the processor bus. Information can be transferred via the LAN, and a decrease in processing efficiency is prevented.
以下、本発明の一実施例を図面により説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第２図は本発明の一実施例による直接メモリアクセス方
式を示す図である。なお、企図を通じて同一・符ｙＪは
同一対象物を示す。FIG. 2 is a diagram illustrating a direct memory access method according to an embodiment of the present invention. Note that throughout the plan, the same symbol yJ indicates the same object.
第２図においては、主記憶装置は転送制御部７を介して
プロセッサバス５に接続され、また入出力制御装置３内
には転送制御部８が設けられており、転送制御部７と転
送制御部８とはＤＭＡバイパス６により接続されている
。In FIG. 2, the main storage device is connected to the processor bus 5 via a transfer control unit 7, and a transfer control unit 8 is provided within the input/output control unit 3. It is connected to the section 8 by a DMA bypass 6.
第２図において、入出力制御装置３が主記憶装置２から
入出力装置４へ、或いは入出力装置４から主記す、ａ装
置２へ情報を転送する場合には、主制御装置１に直接メ
モリアクセス要求を伝達する。In FIG. 2, when the input/output control device 3 transfers information from the main storage device 2 to the input/output device 4, or from the input/output device 4 to the device a 2, the main control device 1 directly transfers the memory. Communicating access requests.
主制御装置１は、転送制御部７内に設けられている内部
レジスタ７１、並びに入出力制御装置３内に設けられて
いる内部レジスタ８１に、論理“１”の開始情報Ｓを蓄
積する。The main control device 1 stores start information S of logic “1” in an internal register 71 provided in the transfer control unit 7 and an internal register 81 provided in the input/output control device 3.
その結果転送制御部７および８は、それぞれプロセッサ
バス５に対する接続を断ち、ＤＭＡバイパス６に対する
接続を設定する。その結果主起す、復装置２と入出力制
御装Ｗ３との間には、ＤＭＡバイパス６を経由する直接
接続路が設定される。以後転送制御部７および８は、Ｄ
ＭＡバイパス６を経由して情報を直接転送する。As a result, transfer control units 7 and 8 each disconnect from processor bus 5 and establish a connection to DMA bypass 6. As a result, a direct connection path via the DMA bypass 6 is established between the recovery device 2 and the input/output control device W3. Thereafter, the transfer control units 7 and 8
Transfer information directly via MA bypass 6.
その間主制御装置１は、プロセッサバス５を介して各種
情報を転送可能である。During this time, the main control device 1 can transfer various information via the processor bus 5.
情報の転送が終了すると、転送制御部７および８は、内
部レジスタ７１および８１に、論理′”ｌ”の柊−ｒ↑
？ｉ報ｅを蓄積する。When the information transfer is completed, the transfer control units 7 and 8 set the internal registers 71 and 81 to the logic ``l'' Hiiragi-r↑.
? Accumulate i-reports.
主制御装置１は、所定周期毎に転送制御部７内の内部レ
ジスタ７１、および転送制御部８内の内部レジスタ８１
を参照し、終了情報ｅが論理“１″に設定されているか
否かを確認する。終了情報ｅが論理“１”に設定されて
いることを識別すると、主制御装置ｌは直接メモリアク
セスが終了し７たことを識別し、転送制御部７および８
にＤＭＡバイパス６Ｌこ対する接続を断ち、プロセッサ
バス５に対する接続を設定さセる。The main control device 1 updates the internal register 71 in the transfer control unit 7 and the internal register 81 in the transfer control unit 8 at predetermined intervals.
, and confirm whether the end information e is set to logic "1". When identifying that the end information e is set to logic "1", the main controller l identifies that the direct memory access has ended, and transfers the data to the transfer controllers 7 and 8.
Then, the connection to the DMA bypass 6L is cut off, and the connection to the processor bus 5 is established.
以上の説明から明らかな如く、本実施例によれば、入出
力制御装置３はＤＭＡバイパス６を経由して情報を直接
転送する為、ザイクルスチール方式に比し転送所要時間
は短縮される。また直接転送中は、主制御装置１はプロ
セッサバス５を使用可能となり、バースト方式の如く処
理効率が低下することは無い。As is clear from the above description, according to this embodiment, the input/output control device 3 directly transfers information via the DMA bypass 6, so the time required for transfer is reduced compared to the cycle steal method. Furthermore, during direct transfer, the main control device 1 is enabled to use the processor bus 5, and processing efficiency does not decrease as in the burst method.
なお、第２図Ｃ９Ｉあく迄本発明の一実施例に過ぎず、
例えば情報処理システムの構成は図示されるものに限定
されることは無く、他に幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変わらない。Note that FIG. 2 C9I is only one embodiment of the present invention.
For example, the configuration of the information processing system is not limited to that shown in the drawings, and many other modifications may be considered, but the effects of the present invention remain the same in any case.
以上、本発明によれば、前記情報処理システムにおいて
、入出力制御装置と主記憶装置との間の情報転送は専用
接続路を介して実行される為、情報転送所要時間も短縮
され、また主制御装置の処理効率の低下も防止される。As described above, according to the present invention, in the information processing system, information transfer between the input/output control device and the main storage device is executed via a dedicated connection path, so the time required for information transfer is also shortened, and the main storage device is A decrease in processing efficiency of the control device is also prevented.
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による直接メモリアクセス方式を示す図、第３図は
従来ある直接メモリアクセス方式の一例を示す図である
。
図において、１は主側１ｆｆｌ装置、２は主記憶装置、
３は入出力制御装置、４は入出力装置、５はプロセッサ
バス、６はＤＭＡバイパス、７および８は転送制御部、
７１および８１は内部レジスタ、Ｓ刈（発明の原理醜
吊１ 【FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is a diagram showing a direct memory access method according to an embodiment of the present invention, and FIG. 3 is a diagram showing an example of a conventional direct memory access method. In the figure, 1 is the main side 1ffl device, 2 is the main storage device,
3 is an input/output control device, 4 is an input/output device, 5 is a processor bus, 6 is a DMA bypass, 7 and 8 are transfer control units,
71 and 81 are internal registers,
Claims (1)
装置（３）を介して入出力装置（４）とをプロセッサバ
ス（５）により接続し、前記主記憶装置（２）と入出力
制御装置（３）との間で直接情報の転送を行う情報処理
システムにおいて、前記主記憶装置（２）と前記入出力
制御装置（３）との間に直接情報転送用の専用接続路（
１００）を前記プロセッサバス（５）と独立に設けるこ
とを特徴とする直接メモリアクセス方式。The main control device (1), the main storage device (2), and the input/output device (4) are connected via the input/output control device (3) by a processor bus (5), and the main storage device (2) In an information processing system that directly transfers information between the main storage device (2) and the input/output control device (3), a dedicated connection for direct information transfer is provided between the main storage device (2) and the input/output control device (3). Road (
100) is provided independently of the processor bus (5).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22067185A JPS6279557A (en) | 1985-10-03 | 1985-10-03 | Direct memory accessing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22067185A JPS6279557A (en) | 1985-10-03 | 1985-10-03 | Direct memory accessing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6279557A true JPS6279557A (en) | 1987-04-11 |
Family
ID=16754631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22067185A Pending JPS6279557A (en) | 1985-10-03 | 1985-10-03 | Direct memory accessing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6279557A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348545B1 (en) * | 1997-05-30 | 2002-08-14 | 산요 덴키 가부시키가이샤 | Communication dma device |
| US9075756B2 (en) | 2005-04-12 | 2015-07-07 | Mtekvision Co., Ltd. | Method and apparatus for allowing access to individual memory |
| US9626298B2 (en) | 2010-06-23 | 2017-04-18 | International Business Machines Corporation | Translation of input/output addresses to memory addresses |
-
1985
- 1985-10-03 JP JP22067185A patent/JPS6279557A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348545B1 (en) * | 1997-05-30 | 2002-08-14 | 산요 덴키 가부시키가이샤 | Communication dma device |
| US9075756B2 (en) | 2005-04-12 | 2015-07-07 | Mtekvision Co., Ltd. | Method and apparatus for allowing access to individual memory |
| US9626298B2 (en) | 2010-06-23 | 2017-04-18 | International Business Machines Corporation | Translation of input/output addresses to memory addresses |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6279557A (en) | Direct memory accessing system | |
| JPS6347864A (en) | Inter-memory data transfer method | |
| JPH0650499B2 (en) | Data transfer method between microprocessors | |
| JPS60136853A (en) | Data transfer system | |
| JPS6269348A (en) | Data transfer device | |
| JPS61271555A (en) | Transferring system for direct memory access | |
| JPH0145657B2 (en) | ||
| JP3206910B2 (en) | DMA transfer method | |
| JPH08106432A (en) | Dma control circuit | |
| JPS63249243A (en) | Secondary storage information saving system | |
| JPS58101322A (en) | Data transfer controlling circuit | |
| JPS5837577B2 (en) | common bass | |
| JPS61251943A (en) | Data processor | |
| JPS6336401A (en) | Process controller | |
| JPS59223876A (en) | Computer network | |
| JPS60138659A (en) | Channel control system | |
| JPH04182855A (en) | Input/output control system of information processing system | |
| JPS6140658A (en) | Data processor | |
| JPH03110655A (en) | Bus transfer controller | |
| JPS63300346A (en) | Dma control system | |
| JPH05158859A (en) | Information processor | |
| JPS6168665A (en) | Input/output controlling device of computer | |
| JPH0433152A (en) | Bus system | |
| JPS6020273A (en) | Data transfer system | |
| JPH01126749A (en) | Data control device for peripheral equipment |