JPS6278678A - 直線補間器用除算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は直線補間器において、２点間を複数に分割す
る多数の点同士の間の変位量を算出するために使用され
る除算器に関する。

〈従来の技術〉 従来からグラフィック・ディスプレイ装置等において直
線補間器が使用されている。この直線補間器は、任意の
２点を結ぶ線分を等間隔に分割し、両端点と中間の分割
点の座標を連続的に演算するものであり、このために、
互いに隣合う点同士の間の変位量を算出するため除算を
行なうこと、および一方の端点の座標値を基準として上
記変位量を順次累積的に加算することが必要である。そ
して、この直線補間器の処理速度は、例えばグラフィッ
ク・ディスプレイ装置の描画速度に大きな影響を与える
ので、可能な限り高速であることが要求される。

ところで、上記隣合う点同士の間の変位量を得るための
除算器として、従来から、第３図に示すように、被除数
データが入力されたシフトレジスタ（２１）と、除数デ
ータが入力されたレジスタ（２２）と、両レジスタから
のデータが入力される減算回路（２３）と、減算回路（
２３）により多数回の減算試行を行なって得られた商を
格納する商レジスタ（２４）とからなる構成が採用され
ており、上記任意の２点間の分割数の多少に拘らず、商
レジスタ（２４）に格納可能な桁数の全範囲について商
を得るまで減算試行を継続するようにしている。

〈発明が解決しようとする問題点〉 上記の構成の除算器であれば、必要以上に精度が高い商
を得ることになり、減算試行回数が多いことに起因して
除算時間が長くなるという問題がある。さらに詳細に説
明すると、直線補間器においては、累積的に行なわれる
加算回数が、任意の２点間の分割数により一義に定まる
のであるから、この定まった回数の加算を行なった場合
において整数部に誤差を生じさせない精度での除算を行
なえばよいにも拘らず、物理的に演算可能な最高精度ま
での除算を行なっているので、必要以上の精度に対応す
る部分の除算に要する時間が無駄となり、この無駄な部
分に対応する時間だけ除算時間が必要以上に長くなって
いた。

〈発明の目的〉 この発明は上記の問題点に鑑みてなされたものであり、
減算試行回数を減少させて除算所要時間を、直線補間器
として必要な精度を損うことなく、短縮することができ
る直線補間器用除算器を捉供することを目的としている
。

く問題点を解決するための手段〉 上記の目的を達成するための、この発明の直線補間器用
除算器は、分割数に相当する回数の加算を行なった状態
で整数部に誤差を発生させない回数の減算試行を行なう
ものである。

但し、除算器が、被除数、および除数を浮動小数点型式
に変換したデータに基いて除算を行なうものであり、被
除数の指数に２を加算した回数だけ除算を行なうととも
に、除算結果を商レジスタに格納するものであってもよ
い。

商レジスタが、除算結果の桁に対応する所定桁部分から
順にデータの入力を行なうものであってもよい。

〈作用〉 上記の構成の直線補間器用除算器であれば、任意の２点
の間を分割すべき数により、両点間の座標値の差を除算
する動作を、商を上記分割数回累積的に加算した状態で
整数部に誤差を生じさせない回数だけの減算試行遂行す
ることにより行ない、直線補間器用として必要な最小限
の精度での除算結果を得ることができ、得られた除算結
果を商レジスタに格納することができる。

上記除算回数が、被除数、および除数を浮動小数点型式
に変換したデータに基いて除算を行なうものであり、被
除数の指数に２を加算した回数だけ減算試行を行なうと
ともに、除算結果を商レジスタに格納するものであれば
、仮数部同士を、被除数の指数に２を加算した回数だけ
除算することにより、直線補間器用として必要な最小限
の精度での除算結果を得ることができ、得られた除算結
果を商レジスタに格納することができる。

商レジスタが、除算結果の桁に対応する所定桁部分から
順にデータの入力を行なうものであれば、必要な桁数に
対応する回数の入力データシフト、または入力桁切換を
行なうのみで、全ての除算結果を商レジスタに格納する
ことができる。

〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。

第１図は直線補間器用除算器の一実施例を示すブロック
図であり、被除数データを型変換回路（１）に入力して
いるとともに、除数データを型変換回路（２）に入力し
ている。この両型変換回路（１）　（２１は、上記被除
数データＡ１および除数データＢに基づいてそれぞれ符
号Ｓａ、Ｓｂ、仮数部Ａ−，Ｂ−１および指数部Ｎ　ａ
、　Ｎ　ｂに対応するデータに変換するものである。そ
して、型変換回路（１）からの仮数−〇　　− 部Ａ′をシフトレジスタ（３）に入力させているととも
に、型変換回路（２からの仮数部Ｂ′をシフトレジスタ
（４）に入力させ、さらに上記両レジスタ（３］　（４
）からの出力データを加算回路（５）に入力させている
。

ここで加算回路（５）を使用したのは、２進数の演算に
おいて加算と減算とは実質的に同一だからであり、常に
１のキャリー人力が与えられ、かつ片方の入力を１の補
数（負論理）入力とすることにより、減算回路として作
用するようにしている。また、上記型変換回路（１）か
らの指数部データＮａが・　　減算試行回数制御用のカ
ウンタ（６）に入力されているとともに、型変換回路（
２）からの指数部データＮｂが商レジスタ（力に入力さ
れている。さらに上記加算回路（口からの出力データを
シフトレジスタ（３）にフィードバックさせているとと
もに、加算回路（５）からのキャリー出力データをシフ
トレジスタ（３）、および商レジスタ（力に入力させて
いる。

以上の構成の直線補間器用除算器であれば、被除数デー
タＡが、型変換回路（１）により符号データＳａと絶対
値化データとに分離され、しかも、この絶対値化データ
を、仮数部データＡ′の整数部が１となるよう正規化す
るとともに、指数部データＮａを生成する。また、上記
除数データＢについてｂ１型変換回路（２）により、同
様にして、符号データＳｂ１正規化された仮数部データ
Ｂ′、および指数部データＮｂを生成する。ぞして、上
記被除数データＡの指数部データＮａがカウンタ（６）
に入力されることにより、加算回路（５）による減算試
行回数を（Ｎａ＋２）回となるよう制ｍする。

そして、このカウンタ（６）による制御下において、上
記両型変換回路（１１（２１からの仮数部データＡ−。

Ｂ′をそれぞれシフ１〜レジスタ（３）、除数レジスタ
（４）を通して加算回路（５）に入力することにより、
１回づつ減算動作を遂行し、この加算回路（９からのキ
ャリー出力データが１であるかＯであるかに対応させて
、加算回路（５）からの減算結果データをそのままシフ
トレジスタ（３）に入力するか、シフトレジスタ（３）
の内容をシフトさせるかを制御するとともに、キャリー
出力データを、商として商レジスタ（７１に入力する。

そして、上記カウンタ（６）の内容により規定される回
数（Ｎａ　＋２）だけ加算回路（５）による減算動作を
遂行させることにより、２（Ｎａ−Ｎｂ）折力、う２−
　（Ｎｂ　＋１　）　桁マ、桁数が（Ｎａ＋２）の商を
得ることができる。尚、上記の構成においては、絶対値
部分の演算結果のみが得られ、符号がどうなるか不明で
いるが、上記両型変換回路（１１［２）から出力される
符号データＳａ、Ｓｂを図示しない符号判定回路に入力
することにより判定することができる。

直線補間器においては、上記のようにして得られた商を
、上記除数データとして入力されたデータＢの指数部デ
ータＮｂに対応させて２　Ｎ　ｂから２（Ｎｂ＋１）−
１までの間の回数だけ加算するのであるから、上記のよ
うに、２（Ｎａ　−Ｎｂ　）桁から２−（Ｎｂ＋１）桁
までのデータとして得られる商を上記回数だけ加算して
も、整数部に誤差が生じることはなく、正確な各分割点
の座標を得ることができる。さらに詳細に説明すると、
商が固定小数点型式で表現されている場合において、商
の演算を２−（Ｎｂ　＋１　＞桁で打ち切ったとすれば
、２−　（Ｎｂ　＋２）桁以降に誤差を生じる。

この場合の打ち切り誤差ｅは、 。＜２−　（Ｎｂ　＋１　） であり、２（Ｎｂ＋１）　　、回の加算を行なった場合
の累積加算誤差Ｅは、 ２　（Ｎｂ　＋１）　　１　２　（Ｎｂ　＋１）Ｅ−Σ
ｅ　　　　　　くΣｅ ｉ＝１　　　　　　１＝１ ２（Ｎｂ＋１） ＜Ｘ２−（Ｎｂ＋１）　　〇 １＝１ 、’、　Ｅ　＜　１ となり、累積加算誤差が整数部に与える誤差は１より小
さいことが分かる。

したがって、Ｂ回の加算によって整数部に誤差を生じさ
せないようにするには、商を ２−　（Ｎｂ　＋１　）桁目まで求めれば充分である。

第２図は商レジスタ（７１の構成を示す電気回路図であ
り、各桁のデータに対応するセレクタ（８ａ）（８ｂ）
−（８ｎ）、およびラッチ回路（９ａＨ９ｂ）・（９ｎ
）を有している。そして、上記第１図の加算回路（５）
　ｈｌらのキャリー出力データＣをバッファ（財）を通
して上記各セレクタ（８ａ）（８ｂ）・・・（８ｎ）の
一方の入力端子に入力しているとともに、上位桁のラッ
チ回路からの出力データを上記各セレクタの他方の入力
端子に入力している。また、クロック信号ＣＬＫをバッ
ファ（１１）を通して上記各ラッチ回路（９ａ）（９ｂ
）・・・（９ｎ）のクロック入力端子に入力していると
ともに、ロード信号ＬＤをバッファ（１２）を通して上
記各ラッチ回路（９ａ）（９ｂ）・・・（９ｎ）のクリ
ア端子に入力している。さらに、上記第１図の指数部デ
ータＮａ、Ｎｂにより定まるストア・ポインタＳＰが、
上記ロード信号によって入力されるレジスタ（１３）と
、このレジスタ（１３）に格納されたストア・ポインタ
ＳＰが入力されるデコーダ（１４）とを有し、デコード
信号を上記各セレクタ（８ａ）（８ｂ）・・・（８ｎ）
のセレクト入力端子に入力することにより、所定の１の
セレクタのみがキャリー出力データＣを対応するラッチ
回路に入力するようにしている。

したがって、デコーダ（１４）からのデコード信号によ
り、順次１のセレクタがキャリー出力データをラッチ回
路に入力し、２（Ｎａ　−Ｎｂ　）桁から２−　（Ｎｂ
　＋１　）桁までのデータとして得られる商が上記第１
図の加算回路（５）により浮動小数点型式で得られるも
のであっても、上記第２図の商レジスタを使用すること
により、自動的に固定小数点型式に変換することができ
、しかも必要な全ての商データを商レジスタに格納する
ための所要時間を、減算試行回数が少なくなっているこ
と、および必要な桁に対する格納動作を行なわせるのみ
でよいことに対応して減少させることができる。　　゛
上記の構成の商レジスタは、格納開始桁を２−（Ｎｂ＋
１）桁とし、キャリー出力データを格納する毎に格納デ
ータをシフトアップさせるようにしているが、キャリー
出力データを２（Ｎａ　−Ｎｂ　）桁から順次下位桁に
向かって格納する構成とすることもできる。

〈発明の効果〉 以上のようにこの発明は、直線補間を行なうために必要
なデータを得るための減算試行を、直線補間に必要な所
定回数の加算を遂行した状態で整数部分に誤差を生じな
い所定桁までのみ行なうことにより、除算所要時間を短
縮し、全体として直線補間のために必要な所要時間を短
縮することができるという特有の効果を奏する。

特に、商データを予め判明している桁の範囲内に直接格
納する構成とした場合には、より一層の高速化を達成す
ることができるという効果を奏する。

【図面の簡単な説明】

第１図は直線補間器用除算器の一実施例を示すブロック
図、 第２図は商レジスタの一実施例を示す電気回路図、 第３図は除算器の従来例を示すブロック図。 （１）　（２］・・・型変換回路、（３１（４）・・・
シフトレジスタ、（９・・・加算回路、（６）・・・カ
ウンタ、（刀・・・商レジスタ、セレクタ（８ａ）（８
ｂ）−（８ｎ）、ラッチ回路（９ａ）（９ｂ）−（９ｎ
）、（１３）−・・レジスタ、（１４）・・・デコーダ

Claims (1)

1. 【特許請求の範囲】 １、任意の２点の間を複数に、等間隔に分 割し、両端点の座標と分割点の座標を演 算する直線補間器において使用される、 互いに隣合う点同士の間の変位量を算出 するための除算器であつて、上記分割数 に相当する回数の加算を行なった状態で 整数部に誤差を発生させない回数の減算 試行を行なつて商レジスタに格納するこ とを特徴とする直線補間器用除算器。 ２、除算器が、被除数、および除数を浮動 小数点型式に変換したデータに基いて除 算を行なうものであり、被除数の指数に ２を加算した回数だけ減算試行を行なう とともに、除算結果を商レジスタに格納 するものである上記特許請求の範囲第１ 項記載の直線補間器用除算器。 ３、商レジスタが、除算結果の桁に対応す る所定桁部分から順にデータの入力を行 なうものである上記特許請求の範囲第２ 項記載の直線補間器用除算器。