JPS6275527U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の一実施例の概略回路図、第２
図は第１図における各種の信号波形図、第３図は
第１図の１部分をＣＭＯＳ技術を用いて具体化し
た部分回路図である。 図中、１，ｎ……縦行のリード、２，ｍ……横
行のリード、３２１，３２ｎ，３ｍ１、３ｍｎ…
…プツシユボタンスイツチ、６１，６ｎ，６２，
６ｍ……抵抗、４１，４ｎ，５２，５ｍ，５１，
５ｎ，４２，４ｍ……電子スイツチ、７１，７ｎ
，７２，７ｍ……インバータ、Ｕ……電源電圧、
８１，８ｎ，８２，８ｍ……ホールドインバータ
、９０，９１……ＮＡＮＤゲート、９２……イン
バータ、Ｂ……作動信号、Ｔ……矩形波クロツク
信号、Ｆ，……出力信号、Ｚ２，Ｚｍ，Ｓ１，
Ｓｎ……出力。

Claims (1)

1. 【実用新案登録請求の範囲】 プツシユボタンスイツチが縦横に縦ｎ行と横ｍ
   行とに配設され、且つその各に２個の端子を備え
   、その作動時に縦行リードの中の１つのリードを
   横行リード中の１つのリードと直接に前記端子で
   接続するようになされたプツシユボタンスイツチ
   と、各縦行を１乃至ｎ個のコード化された信号が
   伝送し且つ各横行を１乃至ｍ個のコード化された
   信号が伝送するようになされた回路を備えてなる
   入力キーボード用回路装置において、 各縦行リードと各横行リード１……ｎ；２……
   ｍとがそれぞれ抵抗として作動する各Ｎチヤンネ
   ルトランジスタ６１……６ｎ；６２……６ｍを介
   して回路のゼロ点（接地）に接続され、 各縦行リード１……ｎはそれぞれＮチヤンネル
   トランジスタよりなる各第１縦行電子スイツチ４
   １……４ｎを介してそれぞれＣＭＯＳインバータ
   よりなる各縦行インバータ７１……７ｎの各入力
   端に接続されると共に、それぞれＰチヤンネルト
   ランジスタよりなる各第２縦行電子スイツチ５１
   …５ｎを介して電源電圧Ｕに接続され、 各横行リード２…ｍはそれぞれＮチヤンネルト
   ランジスタよりなる各第１横行電子スイツチ４２
   …４ｍを介してそれぞれＣＭＯＳインバータより
   なる各横行インバータ７２…７ｍの各入力端に接
   続されると共に、それぞれＰチヤンネルトランジ
   スタよりなる各第２横行電子スイツチ５２…５ｍ
   を介して電源電圧Ｕに接続され、 それぞれＣＭＯＳインバータよりなり且つ高抵
   抗性に設計された各ホールドインバータ８１…８
   ｎ；８２…８ｍが前記各縦行インバータと各横行
   インバータ７１…７ｎ；７２…７ｍとそれぞれ逆
   並列に接続され、 各横行インバータ７２…７ｍの各出力端はＣＭ
   ＯＳよりなる第１ＮＡＮＤゲート９０のｎ個の入
   力端の各にそれぞれ接続され、前記第１ＮＡＮＤ
   ゲート９０の出力端はＣＭＯＳよりなる第２ＮＡ
   ＮＤゲート９１の１個の入力端に接続され、その
   他の入力端に矩形波クロツク信号Ｔが入力され、 前記第２ＮＡＮＤゲート９１の出力端にＣＭＯ
   Ｓよりなるインバータ９２が配設され、 前記各第１縦行電子スイツチ４１…４ｎの各制
   御用入力端子がそれぞれ前記第２ＮＡＮＤゲート
   ９１の出力端に接続され、前記各第２横行電子ス
   イツチ５２…５ｍの各制御用入力端子がそれぞれ
   前記インバータ９２の出力端に接続され、 前記各第１横行電子スイツチ４２…４ｍの各制
   御用入力端子がそれぞれ前記インバータ９２の出
   力端に接続され、前記各第２縦行電子スイツチ５
   １…５ｎの各制御用入力端子がそれぞれ前記第２
   ＮＡＮＤゲート９１の出力端に接続され、 前記各横行リードにそれぞれ接続されている前
   記各Ｎチヤンネルトランジスタ６２…６ｍの各ゲ
   ートがそれぞれ前記インバータ９２の出力端に接
   続され、 前記各縦行リードにそれぞれ接続されている前
   記各Ｎチヤンネルトランジスタ６１…６ｎの各ゲ
   ートがそれぞれ前記第２ＮＡＮＤゲート９１の出
   力端に接続され、 各プツシユボタンスイツチ３２１…３ｍｎが押
   圧されていないときには、前記各第１横行電子ス
   イツチ４２…４ｍと前記各第２縦行電子スイツチ
   ５１…５ｎとがそれぞれ導通し、前記各第１縦行
   電子スイツチ４１…４ｎと前記各第２横行電子ス
   イツチ５２…５ｍとがそれぞれ非導通となるよう
   になされてなることを特徴とする電子機器の入力
   キーボード用回路装置。