JPS627220A

JPS627220A - 高速用ａｄ変換装置

Info

Publication number: JPS627220A
Application number: JP14711885A
Authority: JP
Inventors: Makoto Imamura; 誠今村
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1985-07-04
Filing date: 1985-07-04
Publication date: 1987-01-14
Also published as: JPH0548969B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】イ、「発明の目的」（産業上の利用分野）本発明は、高速用２スデツブ形のＡＤ変換装置に関する
らのである。

〔従来の技術〕

超高速用のＡＤ変換装置（アブログ−デジタル変換装置
）としては、現在、並列（フラッシュ）形が最も高速で
あり、このタイプは、リンプルホールド回路が不要とい
う特長もある。しかし、ＡＤ変換における高い分解能を
１σようとすると、回路のｐＡ摸が急速に拡大し、実用
化に適さなくなる。

そのため、現在では、１０　ｂｉｔまでが限界であり、
手軽に使用できるものは、４〜Ｂ　　ｂ＋ｔである。

これに対して、フラッシュ・ＡＤコンバータ（以下、単
にフラシュ・コンバータと記す）を２つ用い、２段にし
た直並列形へ〇変換装置は、纒高速であり、かつ分解能
を上げることができる数少ない手段である。

第６図にこの直並列形ＡＤ変換装置の従来の構成例を示
す。同図において、２．８はフラッシュ・コンバータ、
３はＤＡ変換器（デジタル−アナログ変換器）、４はサ
ンプルホールド回路、６は減算器、７は増幅器、１３．
１４はディレィライン（以下、単に遅延線と記す）であ
る。

入力端子ｐａには、デジタル信号に変換する対象のアナ
ログ信号が印加される。入力端子ｐｂには、クロック信
号が印加される。出力端子ｐｄには、入力のアナログ信
号をデジタル信号に変換した場合の上位桁の信号が出力
され、出力端子ｐｃには下位桁が出力される。

第６図の回路の動作概要を説明する。入力端子ｐａに印
加されたアナログ信号は、成るターイミングで、サンプ
ルホールド回路４にホールドされる。

このホールド値は、フラッシュ・コンバータ２に導入さ
れ、そこでデジタル信号に変換される。このフラッシュ
・コンバータ２で変換されるデジタル信号は、上位桁で
ある。例えば、入力のアナログ信号が１．２３４ｖとす
れば、その上位伍に該当する１、２００Ｖなるデジタル
信号が出力され、これが出力信号Ｓ２となる。

一方、このフラッシュ・コンバータ２の出力信号は、Ｄ
Ａ変換器３で、アナログ信号に変換される。そして、減
算器６で、サンプルホールド回路４からの信号と演算を
施される。

これを上記した具体例を用いて述べると、サンプルホー
ルド回路４からの信号は、例えば１，２３４Ｖであり、
ＤＡ変換器３からの信号が、１．２００ｖであるとすれ
ば、減算器６の出力信号は、０．０３４Ｖに相当する信
号である。この信号は、増幅器７で増幅され、フラッシ
ュ・コンバータ８により、デジタル信号に変換される。

従って、このフラッシュ・コンバータ８の出力信＠Ｓ１
は、下位の桁に相当するものである。

即ち、入力信号が例えば１，２３４ｖとすると、信号Ｓ
２としては、上位の桁の１．２００に該当するデジタル
信号が出力され、信号Ｓ１としては、下位の桁の０．０
３４に該当するデジタル信号が出力される。

なお、以上の一連の動作は、刻々と変化する入力信号の
うち、成る時点の入力信号（例えば、１．２３４ｖ　）
をデジタル信号に変換するｂのであり、フラッシュ・コ
ンバータ２．８やＤＡ変換器３等での時間遅れを調整し
なければ、正確なＡＤ変換を行なうことができない。そ
のため、サンプルホールド回路４、遅延ＣｊＡ１３，１
４を用いて、各部のタイミングのＩＩを図っている。

〔発明が解決しようとする問題点〕

以上のような手段は次の問題点を有している。

第６図の装置は、サンプルボールド回路４を必要として
いる。しかし、高速かつ高分解能のサンプルホールド回
路は、実現が難しく、ヂャージインジエクション（オフ
セットの原因）、フィードスルー、ドループレート等様
々な解決を必要とする問題点を抱えている。

本発明の目的は、４ノンプルホ一ルド回路を不要とした
高速用２ステップ形のＡＤ変換装置を提供することであ
る。

口、「発明の構成」〔問題点を解決するための手段〕従来、高速用２ステップ形のＡＤ変換装置において、サ
ンプルホールド回路を必要としているのは、２つのフラ
ッシュ・コンバータのタイミングを合せることが困難な
ためである。

本発明は、このタイミングを以下のように自動的に調整
する機構を設けることで、上記問題点を解決した。

アナログ入力信号を導入しこれをデジタル信号に変換す
る第１のフラッシュ・コンバータと、この第１のフラッ
シュ・コンバータの出力をＤＡ変換するＤＡ変換器と、
　このＯＡ変換した（二号と前記アナログ入力信号との
差を演算する減算器と、　この減算器の出力を増幅する
増幅器と、この増幅器の出力をデジタル信号に変換する
第２のフラッシュ・コンバータと、を備えた高速用２ス
テップ形ΔＤ変１５！！装置において、第２のフラッシ
ュ・コンバータへ加えるクロツり信号の遅延を行なう可
変遅延線と、前記減算器の前段に設【ノだ遅延線と、この遅延線と第
１のフラッシュ・コンバータに信号を加えるラップ発生
器Ｚと、第１と第２のフラッシュ・コンバータの出力を比較し２
つのフラッシュ・コンバータの出力値が同じとなるよう
に可変遅延線を制御するコントロール回路と、を備える
ようにしたものである。

〔実施例〕

以下、図面を用いて本発明の詳細な説明する。

第１図は、本発明の一実、！７Ｉ！ｉ例を示した図であ
る。

同図において、１はスイッチ、２，８はフラッシュ・コ
ンバータ、３はＯＡ変換器、５は通過する信号波形の形
態を変えずに一様に遅延させる機能を有した遅延線、６
は減算器、７は増幅器、１０は遅延量を制御できる可変
遅延線、１１はラップ発生器、１２はコントロール回路
である。

入力のアナログ信号は、端子ｐａに印加される。

入力端子ｐａは、スイッチ１の接点ｐ１を介して、遅延
線５とフラッシュ・コンバータ２に接続される。

また、この遅延線５とフラッシュ・コンバータ２には、
スイッチ１の他方の接点ｐ２を介して、ラップ発生器１
１が接続される。遅延１１５は減算器６と増幅器７の直
列回路を介してフラッシュ・コンバータ８に接続される
。フラッシュ・コンバータ２の出力は、ＤＡ変換ａ３を
介して、減算器６のマイブース端子に導入される。一方
、入力端子ｐｂにはクロック信号が印加され、フラッシ
ュ・コンバータ２に導入されるとともに可変遅延Ｉａ１
０を介してフラッシュ・コンバータ８にも導入される。

フラッ気ユ・コンバータ日の出力は、端子ｐｃから出力
信６　ＳＩとして取出されるとともに、コントロール回
路１２に導入される。また、フラッシュ・コンバータ２
の出力は、端子ｐｄから出力信号Ｓ２として取出される
とともに、コントロール回路１２に導入される。このコ
ントロール回路１２は２つのフラッシュ・コンバータ２
，８の出力値が等しくなるように可変遅延￥Ａ１０の遅
延量を制御するとともに、ラップ発生器１１も制御する
。

第１図に示した本発明に係るＡＤ変模ｇｉＷ１と、従来
の装置との差異は、次のとおりである。

本発明の装置は、（１）　　勺ンブルホールド回路がな
いこと、（１１）　　校正時にラップ発生器１１が入力
として選ばれること、（ｍ）　　クロック信号の遅延を
制御する可変遅延線１０がフラッシュ・コンバータ２と
フラッシュ・コンバータ８のクロック入力間に挿入され
ていること、（「ｎ　フラッシュ・コンバーク２．８の
出力を比較し可変遅延線１０を制ｇＥするコントロール
回路１２が設けられていること、である。

第４図は、第１図の各部の信号波形を示したタイムチャ
ートである。

以上のように構成接続された第１図のＡＤ変換装置の動
作を第４図を自照しながら説明する。

入力端子ｐａに印加されるアナログ信号波形が第４図（
ａ）の如くであったとする。この入力信号は（ｂ）で示
すクロックにより、時刻１．．１２において、フラッシ
ュ・コンバータ２でデジタル信号に変換される。このフ
ラッシュ・コンバータ２のデジタル出力信号Ｓ２は、入
力アナログ信号の上位桁をデジタル１５号に変換したち
のである。

このデジタル信号Ｓ２は、直ちに次段のＤＡ変換器３で
アナログ信号に戻される。このＤＡ変換器３のアナログ
出力信号波形を第４図（Ｃ）に示す。

このＤＡ変換器３のアナログ出力は、減算器６に導入さ
れる。なお、第４図（Ｃ）に示すように、このアナログ
信号は、時刻１．．１２からｔｄ＋だけ時間遅れを生じ
ている。この理由は、フラッシュ・コンバータ２とＤＡ
変換器３による時間遅れである。

一方、入力アナログ信号（ａ）は、遅延線５でｔｄ２だ
けディレー（ｄｅｌａｙ　）され、減算器６に加えられ
る。この遅延線５を通過しても入力アナログ１３号（第
４図（ａ））の波形自体は、変形せず、第４図（ｄ）の
ように平行に遅延された信号となる。そして、減算器６
では、第４図＜ｄ）から（Ｃ）の波形を差引いた信号を
出力する。ここで、ｔｄ２＞ｔｄ、とする。

増幅器７において、ｔｄ、の時間遅れを生ずるとすると
、減算器６の出力信号は、増幅器７で増幅され、第４図
（ｅ）のようになる。

第４図（ｅ）において、ｔ　ｄ　３　　ｔ　ｄ　２−　ｔ　ｄ　ａ　　ｔ　ｄ　
＋である。この（ｅ）の信号は、第６図でも説明したが
、下位桁の信号である。即ち、例えば、入力アナログ信
号が１，２３４ｖとすれば、この（ｅ）のアナログ信号
は、例えば０．０３４Ｖに相当するものである。

フラッシュ・コンバータ８は、この（ｅ）の信号を導入
し、これをデジタル信号に変換する。ここで、フラッシ
ュ・コンバータ８を時１５ｔｄ３だけ遅延されたクロッ
ク（第４図（ｆ））で動作させれば、２つのフラッシュ
・コンバータ２，８とは、同一のタイミングで動作する
ことになり、理論的に正しく入力のアナログ信号をデジ
タル信号に変換したことになる。

以上では、フラッシュ・コンバータ８に対するクロック
信号が、時ｆｉｔｄ３だけ既に遅延されたものとして説
明したが、ＡＤ変換に必要な精度の時間遅れｔｄ、を実
現するのは難しく、従来は実用化できなかった。

本発明では、このクロック信号をｔｄ、だけ遅延させる
手段を次のように行なって実用化した。

まず、遅延時間ｔｄ３に要する精度を説明する。

ＡＤ変換装置の仕様をｎ（ｂｉｔ）、フルスケールＦＳ
（ｖ）、最高サンプル周波数ｆ　（Ｈｚ）、最高入力信
号周波数ｆ／２　（Ｈ２）とする。

江最大のスルーレートは、丁・ｔ−ＦＳ（Ｖ／Ｓ＞なので
、このときの誤差を最小分解能Ｆ　Ｓ　／　２″内に押
えるためのタイミング精度Δｔは、ｆ　＝　２０Ｍとす
ると、Δｔ　＝　３１Ｘ　１Ｏ−１２−＝　３１　ｐ　
Ｓである。これは、非常に小さい（心なので、従来は、
調整が困難であった。そして、そのためにサンプルホー
ルド回路を必要としていた。

しかし本発明では、次のように校正の動作をさせること
で、調整を可能としている。第５図は、ラップ発生器１
１の出力信号とテスト用クロックのタイミングを示すチ
ャートである。

まず、この校正時は、スイッチ１を端子ｐ２側に切替え
、ラップ発生器１１を動作させて、スルーレートが最大
に近いラップ波形（第５図（ａ））をフラッシュ・コン
バータ２に印加ザる。そして、適当なタイミングクロッ
ク（第５図（ｂ））でＡＤ変換し、デジタルデータｖ１
を得る。

次に、遅延４１５→減ｔ３器６→増幅器７を通った信号
の振幅とフラッシュ・コンバータ８のフルスケールとの
比が、第５図（ａ）とフラッシュ・コンバータ２のフル
スケールの比と同一になるように、ラップ発生器１１の
出力信号の振幅を調整する。

そして、このＩ整したラップ波形をス、イツチ１の端子
ｐ２を介してフラッシュ・コンバータ８に加える。この
ラップ波形は、遅延線５で遅延されてフラッシュ・コン
バータ８に到着する。

一方、フラッシュ・コンバータ８には、可変遅延［０で
遅延されたテスト用クロック（第５図の（ｄ））が印加
され、前記ラップ信号をＡＤ変換する。その結果、デジ
タルデータｖ２を得る。

ここで、ｖ１＝ｖ２　　となるように可変遅延ｌ！Ａ１
０を調整する。このよ−うに調整した後は、入力アナロ
グ信号とクロックは等衛的に等しい遅延を受けることに
なり、サンプルホールド回路がなくても、−正しくＡＤ
変換される。

以上の校正時における（スイッチ１が端子ｐ２側）可変
遅延線１０とラップ発生器１１の制御は、コントロール
回路１２により自動的に行なうことができる。

即ち、コントロール回路１２はフラッシュ・コンバータ
２と８の出力を導入してこれを比較し、２つのフラッシ
ュ・コンバータの出力値が同じとなるように可変遅延線
１０を制御することがでさると同時に、ラップ発生器１
１の振幅も制御することができる。

第２図は、第１図で説明したラップ発生器１１の具体的
構成例を示す回である。第２図において、８１〜Ｓ３は
スーイツヂ、Ｃはコンデンナ、Ｕはバッファ、ｃｓｌ、
　ｃｓ２は定電流源であり、この′；５２図の回路は公
知であるため、そのＦＪ２明は省略する。

第３図は、第１図で説明した可変遅延線１０の具体的構
成例を示した図である。第３図において、Ｒ＋　、Ｒ２
は抵抗、Ｃはコンデンサ、Ｕはバッフ１、ＶＤはバリキ
ャップである。この第３図の回路も公知であるため、そ
の説明は省略する。

また、第１図において、コントロール回路１２は、安価
なマイクロプロセッサが利用でき、ＤＡ変換器を用いて
、可変遅延線１０をコントロールすることができる。

また、以上の説明では、減算器６と増幅器７を別々の構
成としたが、一般にはＯＰアンプ等により、１個の素子
で、減算器６と増幅器７の機能を同時に満たすことがで
きる。

・　ハ、「本発明の効果」以上述べたように、本発明によれば、次の効果が待られ
る。

サンプルホールド回路を必要としないので、リンプルホ
ールド回路による特性の劣化がない。

タイミング測定用として、従来より使用しているＡＤ変
換器を利用しているので、構成が容易である。

校正がデジタル値によって行なわれるので、確実で、使
用中のドリフトも少ない。

【図面の簡単な説明】

第１図は本発明に係る高速用Ａ−Ｄ変換装置の一実施例
を示した図、第２図は第１図で説明したラップ発生器１
１の具体的構成例を示寸図、第３図は第１図で説明した
可変遅延線１０の具体的構成例を示した図、第４図は第
１図の各部の信号波形を示したタイムチャート、第５図
はラップ発生器１１の出力信号とテスト用クロックのタ
イミングを示すチャート、第６図は直並列形ＡＤ変換装
置の従来の構成例を承り図である。１・・・スイッチ、２，８・・・フラッシュ・コンバー
タ、３・・・ＤＡ変換器、５・・・遅延線、６・・・減
算器、７・・・増幅器、１０・・・可変遅延線、１１・
・・ラップ発生器、１２・・・コントロール回路。

Claims

【特許請求の範囲】アナログ入力信号を導入しこれをデジタル信号に変換す
る第１のフラッシュ・コンバータと、この第１のフラッ
シュ・コンバータの出力をＤＡ変換するＤＡ変換器と、このＤＡ変換した信号と前記アナログ入力信号との差を
演算する減算器と、この減算器の出力を増幅する増幅器と、この増幅器の出力をデジタル信号に変換する第２のフラ
ッシュ・コンバータと、を備えた高速用２ステップ形ＡＤ変換装置において、第２のフラッシュ・コンバータへ加えるクロック信号の
遅延を行なう可変遅延線と、前記減算器の前段に設けた遅延線と、この遅延線と第１のフラッシュ・コンバータに信号を加
えるラップ発生器と、第１と第２のフラッシュ・コンバータの出力を比較し２
つのフラッシュ・コンバータの出力値が同じとなるよう
に可変遅延線を制御するコントロール回路と、を備えた
ことを特徴とする高速用ＡＤ変換装置。