JPS6269624A - 半導体装置の微細パタ−ン形成方法 - Google Patents
半導体装置の微細パタ−ン形成方法Info
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- JPS6269624A JPS6269624A JP20881185A JP20881185A JPS6269624A JP S6269624 A JPS6269624 A JP S6269624A JP 20881185 A JP20881185 A JP 20881185A JP 20881185 A JP20881185 A JP 20881185A JP S6269624 A JPS6269624 A JP S6269624A
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- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の微細パターンの形成方法に関す
る。
る。
Ｓ Ｉ 、 ＧａＡ、ｓ等を用いた半導体装置において
は、電極・配線等の微細パターンの形成方法として、大
別してエツチング法とフォトレジスト等ヲ用いたスペー
サリフトオフ法の２種がるる。第２図にエツチング法の
該略を示す。すなわち、半導体基板全面に所定の金属膜
を堆積した後、フォトレジストを全面に塗布し、通常の
フォトリソグラフィにより所望の部分にフォトレジスト
を残す（第２図（ａ））。この後、残したフォトレジス
トをマスクとして金属膜をエツチングしく第２図（ｂ）
）、フォトレジストを除去して所望のパターンを得る（
第２図（Ｃ））。しかし、この方法では金属膜に対して
高いエツチング速度を有し、かつ基板に対するエツチン
グ速度が極めて小さいエッチャントが必要となり、例え
ば、基板にＧａＡｓを用いた場合、ＡｕＧｅ 、 Ｔ
ｉ／Ｐ ｔ ／Ａｕ等の電極・配線材料をエツチング加
工することは極めて困難である。イオンミリングのよう
な物理的エツチングを用いれば加工自体は可能であるが
、基板結晶に対する損傷を避けられず、形成した半導体
装置の電気的特性に悪影響を及ぼす。
は、電極・配線等の微細パターンの形成方法として、大
別してエツチング法とフォトレジスト等ヲ用いたスペー
サリフトオフ法の２種がるる。第２図にエツチング法の
該略を示す。すなわち、半導体基板全面に所定の金属膜
を堆積した後、フォトレジストを全面に塗布し、通常の
フォトリソグラフィにより所望の部分にフォトレジスト
を残す（第２図（ａ））。この後、残したフォトレジス
トをマスクとして金属膜をエツチングしく第２図（ｂ）
）、フォトレジストを除去して所望のパターンを得る（
第２図（Ｃ））。しかし、この方法では金属膜に対して
高いエツチング速度を有し、かつ基板に対するエツチン
グ速度が極めて小さいエッチャントが必要となり、例え
ば、基板にＧａＡｓを用いた場合、ＡｕＧｅ 、 Ｔ
ｉ／Ｐ ｔ ／Ａｕ等の電極・配線材料をエツチング加
工することは極めて困難である。イオンミリングのよう
な物理的エツチングを用いれば加工自体は可能であるが
、基板結晶に対する損傷を避けられず、形成した半導体
装置の電気的特性に悪影響を及ぼす。
次に、フォトレジストを用いたスペーサリフトオフ法に
ついて、第３図を用いて述べる。半導体基板全面にｓｉ
ｏ、膜等の絶縁膜を堆積し、フォトレジストを全面に塗
布した後、通常のフォトリソグラフィによシ所望の部分
に開口を設けて絶縁膜の表面を露出させる。この後、フ
ォトレジストをマスクとして絶縁膜をエツチングし、基
板を露出しく第３図（ａ））、Ｌかる後に所定の金属膜
を全面に堆積する（第３図Ｑ）））。最後に、フォトレ
ジストを除去することによシ、パターニングを完了する
（第３図（Ｃ））。この方法では、金属膜の種類によら
ず、パターニングを行うことができる。し５かし、す７
トオフ材として用いられるフォトレジストは、１２０’
Ｏ以上の温度で硬化し、て、アセトン等では除去できな
くなる。したがって、金属膜被着の際に大きな制約とな
る。反応性イオンエツチング（ＲＩＥ）等のドライエツ
チングを絶縁膜の選択エツチングに適用した場合も同様
でア少、スパッタ効果によりフォトレジストが変質し、
リフトオフが困難となる。又、金属膜をスパッタ蒸着に
よ勺堆積する場合には、フォトレジストよ多発生する気
体分子が装置を汚染する上、被着した金属膜自身に取り
込まれるため、金属膜の膜質を変化させる恐れがあると
いう問題点があった。
ついて、第３図を用いて述べる。半導体基板全面にｓｉ
ｏ、膜等の絶縁膜を堆積し、フォトレジストを全面に塗
布した後、通常のフォトリソグラフィによシ所望の部分
に開口を設けて絶縁膜の表面を露出させる。この後、フ
ォトレジストをマスクとして絶縁膜をエツチングし、基
板を露出しく第３図（ａ））、Ｌかる後に所定の金属膜
を全面に堆積する（第３図Ｑ）））。最後に、フォトレ
ジストを除去することによシ、パターニングを完了する
（第３図（Ｃ））。この方法では、金属膜の種類によら
ず、パターニングを行うことができる。し５かし、す７
トオフ材として用いられるフォトレジストは、１２０’
Ｏ以上の温度で硬化し、て、アセトン等では除去できな
くなる。したがって、金属膜被着の際に大きな制約とな
る。反応性イオンエツチング（ＲＩＥ）等のドライエツ
チングを絶縁膜の選択エツチングに適用した場合も同様
でア少、スパッタ効果によりフォトレジストが変質し、
リフトオフが困難となる。又、金属膜をスパッタ蒸着に
よ勺堆積する場合には、フォトレジストよ多発生する気
体分子が装置を汚染する上、被着した金属膜自身に取り
込まれるため、金属膜の膜質を変化させる恐れがあると
いう問題点があった。
本発明の目的は、金属膜の種類及び被着方法によらず適
用可能でアシ、シかも半導体基板に対して損傷を与えな
い半導体装置の微細パターン形成方法を提供することに
ある。
用可能でアシ、シかも半導体基板に対して損傷を与えな
い半導体装置の微細パターン形成方法を提供することに
ある。
本発明における半導体装置の微細パターンの形成方法に
ついて概説する。半導体基板全面にＳｉｎ。
ついて概説する。半導体基板全面にＳｉｎ。
等の第１の絶縁膜を堆積した後、全面に金属とフッ素と
の化合物、例えば０ａＰ１ からなる第２の絶縁膜を堆
積する。金属とフッ素との化合物は、有機溶剤には溶解
しないが、ＨＯｌ、ＨＰ等の酸に対しては極めて高い溶
解度を有するため、リフトオフ加工用膜として有用であ
る。次に、全面にフォトレジストを塗布し、通常のフォ
トリソグラフィにより所望の部位に開口を設けて第２の
絶縁膜を露出させる。この後、残ったフォトレジストを
マスクとして第２の絶縁膜をエツチングして第１の絶縁
膜を露出させ、さらにフォトレジスト及び第２の絶縁膜
をマスクとして第１の絶縁膜をエツチングして半導体基
板表面を露出する。この状態で所定の金属膜を全面に堆
積した後、金属膜及び半導体基板を損傷しない適当な酸
を使用して第２の絶縁膜を除去することによシ、金属膜
をパターニングする。なお、金属膜の堆積にスパッタ蒸
着等を用いる場合は、第１の絶縁膜をエツチングして半
導体基板表面を露出させた時点でフォトレジストを除去
してやれば、装置の汚染等の恐れなく金属膜を堆積し、
第２の絶縁膜をリフトオフ材として金属膜をパターニン
グすることができる。
の化合物、例えば０ａＰ１ からなる第２の絶縁膜を堆
積する。金属とフッ素との化合物は、有機溶剤には溶解
しないが、ＨＯｌ、ＨＰ等の酸に対しては極めて高い溶
解度を有するため、リフトオフ加工用膜として有用であ
る。次に、全面にフォトレジストを塗布し、通常のフォ
トリソグラフィにより所望の部位に開口を設けて第２の
絶縁膜を露出させる。この後、残ったフォトレジストを
マスクとして第２の絶縁膜をエツチングして第１の絶縁
膜を露出させ、さらにフォトレジスト及び第２の絶縁膜
をマスクとして第１の絶縁膜をエツチングして半導体基
板表面を露出する。この状態で所定の金属膜を全面に堆
積した後、金属膜及び半導体基板を損傷しない適当な酸
を使用して第２の絶縁膜を除去することによシ、金属膜
をパターニングする。なお、金属膜の堆積にスパッタ蒸
着等を用いる場合は、第１の絶縁膜をエツチングして半
導体基板表面を露出させた時点でフォトレジストを除去
してやれば、装置の汚染等の恐れなく金属膜を堆積し、
第２の絶縁膜をリフトオフ材として金属膜をパターニン
グすることができる。
本発明の方法によれば、金属膜の微細パターン形成が金
属膜の種類及び被着方法によらず、かつ半導体基板に対
して損傷を与えることなく可能となる。
属膜の種類及び被着方法によらず、かつ半導体基板に対
して損傷を与えることなく可能となる。
本発明の実施例として、スパッタ蒸着したＡｕＧａ合金
からなるＧａＡａデバイスのオーミック電極の形成につ
いて述べる。Ａ ｕ Ｇ ａ／Ｇ ａ Ａ ｓオーミッ
ク接合の特性については、Ｇｅの比率が重要なパラメー
タトする。スパッタ蒸着では、合金からなるターゲット
を用いた場合、合金の構成比率が堆積された薄膜にも保
存されるので、オーミック電極材料としてのＡｕＧｅ合
金の堆積法として適している。
からなるＧａＡａデバイスのオーミック電極の形成につ
いて述べる。Ａ ｕ Ｇ ａ／Ｇ ａ Ａ ｓオーミッ
ク接合の特性については、Ｇｅの比率が重要なパラメー
タトする。スパッタ蒸着では、合金からなるターゲット
を用いた場合、合金の構成比率が堆積された薄膜にも保
存されるので、オーミック電極材料としてのＡｕＧｅ合
金の堆積法として適している。
以下、第１図を用いて、本発明を上述の内容に適用した
例について述べる。まず、半絶縁性Ｇ ａ Ａ ｓ基板
１にＳ＋＋を加速電圧１５０ ＫｅＶ 、 ドーズ量２
．５Ｘ １０ ” ”７６ｍ”でイオン注入し、８００
°０１５分の熱処理により、”型層２を形成する（第１
図（ａ））。次に全面にＯＶＤ法によル、〜３０００Ａ
の５１０２膜３を、続いて蒸着法によシ〜１０００ Ａ
のＯａＦ、膜４を堆積する（第１図（ｂ））。この後、
全面にフォトレジスト５を〜１μｍ塗布し、通常のフォ
トリソグラフィにより、ｎ型層２上に開口部を設けて、
ＧａＦ２膜４を露出させる。次に、Ａｒ＋イオンミリン
グ法によシ、フォトレジスト５をマスクとしてＧａＦ、
膜４をエツチングしてＳｉｎ、膜３を露出させる。この
際、エツチングレートは、ＧａＦ２〜４００ Ａ／ｍｔ
ｎ 。
例について述べる。まず、半絶縁性Ｇ ａ Ａ ｓ基板
１にＳ＋＋を加速電圧１５０ ＫｅＶ 、 ドーズ量２
．５Ｘ １０ ” ”７６ｍ”でイオン注入し、８００
°０１５分の熱処理により、”型層２を形成する（第１
図（ａ））。次に全面にＯＶＤ法によル、〜３０００Ａ
の５１０２膜３を、続いて蒸着法によシ〜１０００ Ａ
のＯａＦ、膜４を堆積する（第１図（ｂ））。この後、
全面にフォトレジスト５を〜１μｍ塗布し、通常のフォ
トリソグラフィにより、ｎ型層２上に開口部を設けて、
ＧａＦ２膜４を露出させる。次に、Ａｒ＋イオンミリン
グ法によシ、フォトレジスト５をマスクとしてＧａＦ、
膜４をエツチングしてＳｉｎ、膜３を露出させる。この
際、エツチングレートは、ＧａＦ２〜４００ Ａ／ｍｔ
ｎ 。
８ ｉ０２〜２００ Ｘ／ｍｌｎ、フォトレジスト〜１
５０Ａ／ｍｉｎであシ、１００％のオーバーエッチを行
ってもＳ１０゜は〜５００Ａエツチングされるにすぎな
い。又、エツチングは異方′的であり、パターン変換差
０．１μｍ以下と小さい。次に、フォトレジスト５及び
ＯａＦ。
５０Ａ／ｍｉｎであシ、１００％のオーバーエッチを行
ってもＳ１０゜は〜５００Ａエツチングされるにすぎな
い。又、エツチングは異方′的であり、パターン変換差
０．１μｍ以下と小さい。次に、フォトレジスト５及び
ＯａＦ。
膜４をマスクとして、ＣＦ４を用いたプラズマエツチン
グによりＳｔＯ，膜３をエツチングして基板１を露出さ
せる（第１図（Ｃ））。エツチングレートけＳ １０２
〜３００Ａ／ｍｉｎに対して、フォトレジスト、０ａＦ
１ 、ＧａＡｓのいずれも〜ＯＡ／ｍｉｎであり、十分
な選択比が得られている。ざらに、Ｏｌを用いたプラズ
マエツチングによ）、フォトレジスト５を除去する。こ
の際にも、（）ａＦ、及びＧ ａ Ａ ｓばほとんどエ
ツチングされない。この状態で、スパッタリング蒸着法
によＪ） 、ＡｕＧｅ合金膜６ （Ｇｅ ３ｗｔ１）を
１５００Ａ被着する（第１図（ｄ））０次に０ａＦ１膜
４を希ＨＣｌを用いて除去することにより、不要なＡｕ
Ｇｅ合金膜６をリフトオフ加工した後、４００００５分
の熱処理を施してｎ型層２に対するオーミック電極を形
成する（第１図（ｅ））。
グによりＳｔＯ，膜３をエツチングして基板１を露出さ
せる（第１図（Ｃ））。エツチングレートけＳ １０２
〜３００Ａ／ｍｉｎに対して、フォトレジスト、０ａＦ
１ 、ＧａＡｓのいずれも〜ＯＡ／ｍｉｎであり、十分
な選択比が得られている。ざらに、Ｏｌを用いたプラズ
マエツチングによ）、フォトレジスト５を除去する。こ
の際にも、（）ａＦ、及びＧ ａ Ａ ｓばほとんどエ
ツチングされない。この状態で、スパッタリング蒸着法
によＪ） 、ＡｕＧｅ合金膜６ （Ｇｅ ３ｗｔ１）を
１５００Ａ被着する（第１図（ｄ））０次に０ａＦ１膜
４を希ＨＣｌを用いて除去することにより、不要なＡｕ
Ｇｅ合金膜６をリフトオフ加工した後、４００００５分
の熱処理を施してｎ型層２に対するオーミック電極を形
成する（第１図（ｅ））。
こうして得られたオーミック電極では、す７トオフ不良
によるパターン欠損がほとんどなく、極めて高い歩留）
が得られた。
によるパターン欠損がほとんどなく、極めて高い歩留）
が得られた。
比較例として、従来性われてきたフォトレジストをリフ
トオフ材としてバターニングを行う方法について述べる
。実施例と同様にｎ型層を形成し全面にＳｉ０．膜を堆
積した後に、フォトレジストを全面に〜１μｍ塗布する
。ここで通常のフォトリソグラフィによ、９ｎ型層上に
開口を設けた後、フォトレジストをマスクとしてプラズ
マエツチングによＪＳｉＯ，膜を除去する。この状態で
、スパッタリング蒸着法により 、ＡｕＧｅ合金膜をリ
フトオフ加工した後、４００°０５分の熱処理を施して
ｎ型層に対するオーミック電極を形成する。しかしこの
工程では、スパッタ蒸着の際に７オトレジストが硬化す
るため、アセトン等ではフォトレジストが十分に溶解さ
れず、リフトオフ不良が多発して、形成されたオーミッ
ク電極の歩留りの低下を誘起していた。
トオフ材としてバターニングを行う方法について述べる
。実施例と同様にｎ型層を形成し全面にＳｉ０．膜を堆
積した後に、フォトレジストを全面に〜１μｍ塗布する
。ここで通常のフォトリソグラフィによ、９ｎ型層上に
開口を設けた後、フォトレジストをマスクとしてプラズ
マエツチングによＪＳｉＯ，膜を除去する。この状態で
、スパッタリング蒸着法により 、ＡｕＧｅ合金膜をリ
フトオフ加工した後、４００°０５分の熱処理を施して
ｎ型層に対するオーミック電極を形成する。しかしこの
工程では、スパッタ蒸着の際に７オトレジストが硬化す
るため、アセトン等ではフォトレジストが十分に溶解さ
れず、リフトオフ不良が多発して、形成されたオーミッ
ク電極の歩留りの低下を誘起していた。
以上のように本実施例の方法によれば、スパッタ蒸着を
行った場合についても、歩留りよくリフトオフ加工を行
うことができる。
行った場合についても、歩留りよくリフトオフ加工を行
うことができる。
なお、本発明は上記実施例に限られない。リフトオフ材
とする膜はＧａＦ２に限られず、ＭｇＦ’、 。
とする膜はＧａＦ２に限られず、ＭｇＦ’、 。
Ｏｄｄ、等、ＨＣＩ／等の酸で容易に除去できる金属と
フッ素の化合物であればよい。又、被着する金属膜の種
類にも特に制約はない。さらに金属膜の堆積法について
も所謂ＰＶＤ法（物理的蒸着法）であればよし。さらに
、基板もＧ ａ Ａ ｓに限らず、Ｓｌ。
フッ素の化合物であればよい。又、被着する金属膜の種
類にも特に制約はない。さらに金属膜の堆積法について
も所謂ＰＶＤ法（物理的蒸着法）であればよし。さらに
、基板もＧ ａ Ａ ｓに限らず、Ｓｌ。
ＧａＰ等の半導体基板であればよい。さらに、基板上に
堆積する絶縁膜もｓｔｙ、 Ｋ限らず、ＳｉＮ等でもよ
い。
堆積する絶縁膜もｓｔｙ、 Ｋ限らず、ＳｉＮ等でもよ
い。
第１図は本発明の一実施例によるオーミック電極の製造
工程を示す図、第２図及び第３図は従来例を示す図であ
る。 １ ・・・半絶縁性Ｇ ａ Ａ ｓ基板、２
・・・ｎ型層、 ３ ・・・５ｉ０２膜、 ４ ・・・ＯａＦ、膜、 ５．１３．２３・・・フォトレジスト、６ ・・・
Ａ ｕ Ｇ ｅ合金膜、１１．２１ ・・・半導体基
板、 １２．２４ ・・・金属膜、 ２２ ・・・絶縁膜。
工程を示す図、第２図及び第３図は従来例を示す図であ
る。 １ ・・・半絶縁性Ｇ ａ Ａ ｓ基板、２
・・・ｎ型層、 ３ ・・・５ｉ０２膜、 ４ ・・・ＯａＦ、膜、 ５．１３．２３・・・フォトレジスト、６ ・・・
Ａ ｕ Ｇ ｅ合金膜、１１．２１ ・・・半導体基
板、 １２．２４ ・・・金属膜、 ２２ ・・・絶縁膜。
Claims (3)
- （１）半導体基板上に第１の絶縁膜を堆積する工程と、
第１の絶縁膜上に金属とフッ素との化合物からなる第２
の絶縁膜を堆積する工程と、前記第２の絶縁膜上にフォ
トレジストを塗布する工程と、フォトリソグラフィによ
り前記フォトレジストに開口部を設けて前記第２の絶縁
膜を露出させる工程と、前記フォトレジストをマスクと
して前記第２の絶縁膜をエッチングして前記第１の絶縁
膜を露出させる工程と、前記フォトレジスト及び第２の
絶縁膜をマスクとして前記第１の絶縁膜をエッチングし
て前記半導体基板表面を露出させる工程と、全面に所定
の金属膜を蒸着する工程と、前記第２の絶縁膜を除去す
る工程とを具備してなることを特徴とする半導体装置の
微細パターン形成方法。 - （２）半導体基板上に第１の絶縁膜を堆積する工程と。 前記第１の絶縁膜上に金属とフッ素との化合物からなる
第２の絶縁膜を堆積する工程と、前記第２の絶縁膜上に
フォトレジストを塗布する工程と、フォトリソグラフィ
により前記フォトレジストに開口部を設けて前記第２の
絶縁膜を露出させる工程と、前記フォトレジストをマス
クとして前記第２の絶縁膜をエッチングして前記第１の
絶縁膜を露出させる工程と、前記フォトレジスト及び第
２の絶縁膜をマスクとして前記第１の絶縁性をエッチン
グして前記半導体基板表面を露出させる工程と、前記フ
ォトレジストを除去する工程と、全面に所定の金属膜を
蒸着する工程と、前記第２の絶縁膜を除去する工程とを
具備してなることを特徴とする半導体装置の微細パター
ン形成方法。 - （３）第２の絶縁膜がＣａＦ＿２、ＭｇＦ＿２、ＣｄＦ
＿２のいずれかであることを特徴とする特許請求の範囲
第２項記載の半導体装置の微細パターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20881185A JPS6269624A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置の微細パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20881185A JPS6269624A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置の微細パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269624A true JPS6269624A (ja) | 1987-03-30 |
Family
ID=16562514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20881185A Pending JPS6269624A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置の微細パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10507416B2 (en) | 2011-05-27 | 2019-12-17 | Clarcor Air Filtration Products, Inc. | Inlet frame and filter assembly including an inlet frame |
-
1985
- 1985-09-24 JP JP20881185A patent/JPS6269624A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10507416B2 (en) | 2011-05-27 | 2019-12-17 | Clarcor Air Filtration Products, Inc. | Inlet frame and filter assembly including an inlet frame |
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