JPS6266628A - Forming method for interconnection of semiconductor element - Google Patents
Forming method for interconnection of semiconductor elementInfo
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- JPS6266628A JPS6266628A JP20523085A JP20523085A JPS6266628A JP S6266628 A JPS6266628 A JP S6266628A JP 20523085 A JP20523085 A JP 20523085A JP 20523085 A JP20523085 A JP 20523085A JP S6266628 A JPS6266628 A JP S6266628A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体素子の配線形成方法に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION (Industrial Field of Application) The present invention relates to a method for forming wiring of a semiconductor element.
（従来の技術）
従来、半導体素子の配線として、ＩＥＥＥ１９８４Ｖ−
ＭＩＣＣｏｎｆ、論文集、ドナルド・ニス−ガードナー
（ＤｏｎａＪ、ｄ Ｓ、 Ｇａｒｄｎｅｒ ）外、′ア
ルミニクムアロイズ・ウィズ・チタニウム会タングステ
ン番アンド・カバー・フォーΦマルチレイヤー・インタ
ーコネクションズ（ＡＬＵＭＩＮＵＭ ＡＬＬＯＹＳ
ＷＩＴＨＴＩＴＡＮＩＵＭ、ＴＵＮＧＳＴＥＮ、ＡＮＤ
Ｃ０ＰＰＥＲＦＯＲＭＵＬＴＩＬＡＹＥＲＩＮＴＥ
ＲＣＯＮＮＥＣＴＩＯＮＳ）”に示されるような、高融
点金属（例えはＷ、Ｔｉ）とＡ／またはＡ／ 系合金
との層構造をもつ配線が提案されている。(Prior art) Conventionally, IEEE1984V-
MICConf, Collected Papers, Donald Niss-Gardner et al., 'ALUMINUM ALLOYS WITH TITANIUM TECHNOLOGIES AND COVERS FOR ΦMULTI-LAYER INTERCONNECTIONS
WITHITANIUM, TUNGSTEN, AND
C0PPERFORMULTILAYERINTE
A wiring having a layered structure of a high melting point metal (eg W, Ti) and an A/ or A/ alloy has been proposed, as shown in "RCONNECTIONS".
第２図は、その［１造をもつ従来の配線の形成方法を示
す断面図である。FIG. 2 is a cross-sectional view showing a conventional method for forming wiring having the [1 structure].
まず、第２図（ａ）に示すように、シリコン基板ｌ上に
、ＡｌまたはＡｌ系合金２（例えばＡｌ−８ｔ）、続い
て高融点金属３（例えばＷ、Ｔｉ）をスパッタ法などで
連続的に真空蒸着する。次いで、これにホトリソ・エツ
チングを行うことにより、第２図（ｂ）に示すように、
上面が高融点金属３で榎われたＡｌまたはＡｌ系合金２
からなる配線４を形成する。First, as shown in FIG. 2(a), Al or an Al-based alloy 2 (e.g. Al-8t) and then a high melting point metal 3 (e.g. W, Ti) are successively deposited on a silicon substrate l by sputtering or the like. vacuum evaporated. Next, by performing photolithography and etching on this, as shown in FIG. 2(b),
Al or Al-based alloy 2 whose upper surface is covered with a high melting point metal 3
A wiring 4 consisting of the following is formed.
ここで、エツチングはドライエツチングで行われ、Ｗは
ＣＦ４． ＴｉはＣＦ４＋ ＢＣｌ３． Ａ／−８ｉは
ＣＦ’４＋ＢＣＡ？３ガヌでエツチングできる。Here, etching is performed by dry etching, and W is CF4. Ti is CF4+ BCl3. Is A/-8i CF'4+BCA? It can be etched with 3 ganu.
（発明が解決しようとする問題点）
しかしながら、上記のような配線４では、配線形成後の
アニール（例えば４５０℃、Ｈ２雰囲気中）を行うと、
上面が高融点金属３で覆われたため、ストレスが、高融
点金属で覆われていない側面に集中する結果、第２図（
ｃ）に示すように、側面からヒロック５が発生してしま
う。そして、側面からヒロック５が発生すると、第３図
（（転）に示すよ□うに、隣接した配＃Ｊ４両刃から発
生したヒロック５が互いに接触して配線４間で短絡が生
じるという問題点があった。また、第３図（ｂ）に示す
ように層間絶縁膜６および上層Ａｌ配線７を形成した場
合、層間絶縁＠６をヒロック５が突き抜けて、上ＩＡＩ
配線７との間で短絡が生じるという問題点があった。(Problems to be Solved by the Invention) However, in the wiring 4 as described above, if annealing (for example, at 450° C. in H2 atmosphere) after wiring formation is performed,
Since the top surface is covered with the high melting point metal 3, stress is concentrated on the side surface not covered with the high melting point metal, as shown in Figure 2 (
As shown in c), hillocks 5 occur from the sides. When hillocks 5 occur from the sides, the hillocks 5 generated from the adjacent two edges of wiring #J4 come into contact with each other, causing a short circuit between the wirings 4, as shown in Fig. 3 ((roll)). Furthermore, when the interlayer insulating film 6 and the upper layer Al wiring 7 are formed as shown in FIG.
There was a problem in that a short circuit occurred with the wiring 7.
（問題点を解決するための手段）
この発明は、上記の問題点を解決するため、ＡＩまたは
ＡＩ系合金上に高融点金属（第１の高融点金属）を有す
る配線を半導体基板上に形成した後、その配線上を含む
前記基板上の全面に第２の高融点金属を被着し、その後
、第２の高融点金属をリアクティブイオンエツチングす
る。(Means for Solving the Problems) In order to solve the above problems, the present invention forms a wiring having a high melting point metal (first high melting point metal) on an AI or an AI-based alloy on a semiconductor substrate. After that, a second high melting point metal is deposited on the entire surface of the substrate including the wiring, and then the second high melting point metal is subjected to reactive ion etching.
（作用）
すると、第２の高融点金属は、前記配線の側面にのみ残
り、その結果、上面が第１の高融点金属、側面が第２の
高融点金属で横われた配線が形成される。(Function) Then, the second high melting point metal remains only on the side surfaces of the wiring, and as a result, a wiring is formed in which the top surface is the first high melting point metal and the side surfaces are the second high melting point metal. .
（笑施例） 以下この発明の一実施例を第１図を参照して説明する。(lol example) An embodiment of the present invention will be described below with reference to FIG.
。
まず、第１図（ａ）に示すように、シリコン基板１１上
にＡ／ またはＡＪ系合金としてＡ／−１，５１ｉ １
２を６００ＯＡ、続いて第１の高融点金属としてＷ（タ
ングステン）１３をＬＯＯＯＡ連続的に真空蒸着する。. First, as shown in FIG. 1(a), an A/-1,51i 1
Then, W (tungsten) 13 as the first high melting point metal was continuously vacuum-deposited at 600OA.
。
次に、これに通常の方法でホトリソグラフィを行い、ド
ライエツチングすることによって、第１図（ｂ）に示す
ように残存ＡＩ！−８ｔ ｌ ２および残存Ｗ１３から
なるｅｍ造の配線１４を形成する。ここで、エツチング
条件は、Ｗ１３ＨＣＦ４ガス２００ＳＣＣＭ 、 ２０
Ｐａ 、 １．２ＫＷ、 Ａｌ −８ｉ ｌ ２はＣ
ＦＪＢＣ１３＝） ４０／２００，２５Ｐａ、１
．２ＫＷとＴる。. Next, by photolithography and dry etching in the usual manner, the remaining AI is removed as shown in FIG. 1(b). -8t l 2 and the remaining W13 form the em-structure wiring 14. Here, the etching conditions are W13HCF4 gas 200SCCM, 20
Pa, 1.2KW, Al-8il 2 is C
FJBC13=) 40/200, 25Pa, 1
．． It is 2KW.
１ 続いて、上記配置１４上を含むシリコン基板
１１：′ 上の全面に第１図（ｃ）に示すように
、第２の高融点１ 金属としてＴｉ （チタン）１５
を３００ＯＡ真空蒸１ 着によって被着する。1 Subsequently, as shown in FIG. 1(c), Ti (titanium) 15 as a second high melting point metal is applied to the entire surface of the silicon substrate 11:' including the above arrangement 14.
Deposited by one layer of 300OA vacuum evaporation.
次に、リアクティブイオンエツチング法にょっ□
てＴｉ １５を全面エツチングする。ここで、エッチ１
７′９件叱叩・′。′・＝４０／２００ＳＣＣＭ・
２５Ｐ゛・□
□ １．２ＫＷとする。この時、Ｔｉ１５のエラチ
ンブレ１ −トは４００Ｘ／ｍ、Ｗは４０℃−である
。また、工） ツテンダ終点は、シリコン基板１１上
ＯＴｉ ｌ ５ス
１ が無く９た時点とする・
１ このようにして’ｐｉ １５のリアクティブ
イオン１ エツチングを行うと、リアクティブイオン
エッチ１ ンダの特性から、Ｔｉ ｔ ５のうち、水
平面上の部分（シリコン基板１１表面上の部分および配
線１４上の部分）はエツチングされて無くなってしまう
が、配線１４の側面の垂直な部分は、第１図（ｄ）に示
すように、多少膜厚が薄くなるものの、側面に沿って残
る。Next, use the reactive ion etching method.
Then, etching the Ti 15 over the entire surface. Here, sex 1
7'9 scoldings/'. '・=40/200SCCM・
25P゛・□ □ 1.2KW. At this time, the Ti15 elachin bullet was 400X/m and W was 40°C. In addition, the end point of the etching process is the point when there is no OTi on the silicon substrate 11. When reactive ion etching of 'pi 15 is performed in this way, the reactive ion etching process is completed. Due to the characteristics, the portions of the Tit 5 on the horizontal plane (the portions on the surface of the silicon substrate 11 and the portions on the wiring 14) are etched away, but the vertical portions on the sides of the wiring 14 are etched away as shown in FIG. As shown in (d), although the film thickness becomes somewhat thinner, it remains along the side surfaces.
したがって、このリアクティブイオンエツチングを経る
ことによシ、上面がＷｌ３（第１の高融点金属）、側面
が’ｌ’ｉ ｌ ５ （第２の高融点金属）で覆われた
配線が得られることになる。そして、この配線によれば
、上面とともに側面が高融点金属で櫟われているため、
アニール（４５０’Ｃ，ＨＪ！囲気中）を行っても、側
面からのヒロックの発生を抑制することができる。Therefore, by going through this reactive ion etching, a wiring whose top surface is covered with Wl3 (first high melting point metal) and the side surface is covered with 'l'i l5 (second high melting point metal) can be obtained. It turns out. According to this wiring, the sides as well as the top surface are made of high melting point metal, so
Even when annealing (450'C, HJ! in the surrounding air) is performed, the occurrence of hillocks from the sides can be suppressed.
なお、上記リアクティブイオンエツチングにおいて、配
置ｆｉＪ１４上面のＷｌ ３ （第１の高融点金属）も
オーバーエツチングなどでエツチングを受けるが、この
Ｗｌ３のエツチングレートが既に具体的数値を示したよ
うに小さいので、必安な膜厚は残存する。また、第１の
高融点金属を厚く形成すれば、この第１の高融点金属と
第２の高融点金属を同一材料、同一エツチングレートに
して、第１の高融点金属を必安な膜厚だけ残すことがで
きる。In the above-mentioned reactive ion etching, Wl 3 (first high melting point metal) on the top surface of the arrangement fiJ14 is also etched by over-etching, etc., but the etching rate of this Wl 3 is small as the specific numerical value has already been shown. , the necessary film thickness remains. In addition, if the first high melting point metal is formed thickly, the first high melting point metal and the second high melting point metal can be made of the same material and the same etching rate, and the first high melting point metal can be formed to a desired film thickness. can only be left behind.
（発明の効果）
以上詳細に説明したように、この発明の方法によｊ−は
、配線の側面にも高融点金属を被着したことにより、従
来法による配線での欠点であった配線の側面からのヒロ
ックの発生を抑制できる。したがって、側面のヒロック
による隣接配線間の短絡および上層配線との短絡を防止
できる。また、この発明によ扛は、全面に第２の高融点
金属を被着した後、リアクティブイオンエンチングによ
り配線の側面に第２の高融点金属を残すようにしたが、
この方法によれば、配線側面の残存第２の高融点金属の
形状は実施例の第１図（ｄ）に示すようにｉ８＋をもっ
たものになり、このことから、配線形成後の絶縁膜の形
成において、その絶縁膜の被覆率全向上させることがで
きる。(Effects of the Invention) As explained in detail above, by the method of the present invention, the high melting point metal is also deposited on the side of the wiring, so that the wiring, which was a drawback of the conventional method, can be improved. The formation of hillocks from the sides can be suppressed. Therefore, short circuits between adjacent wirings and short circuits with upper layer wirings due to side hillocks can be prevented. Further, according to the present invention, after depositing the second high melting point metal on the entire surface, the second high melting point metal is left on the side surface of the wiring by reactive ion etching.
According to this method, the shape of the second high melting point metal remaining on the side surface of the wiring becomes i8+ as shown in FIG. In the formation of the insulating film, the total coverage of the insulating film can be improved.
（図面）
第１図はこの発明の半導体素子の配線形成方法の一実施
例を示す断面図、第２図は従来の配線形成方法を示す断
面図、第３図は従来のヒロックによる短絡事故を示す断
面図でおる。
１１・・・シリコン基板、１２・・・Ａ７１！−５ｉ１
ｘ３・・・Ｗ（タングステン）、１４・・・配Ｍ、１５
・・・Ｔｉ（チタン）。
特許出願人 沖電気工業株式会社
１４西己酢蚊
！
第１図
第２図(Drawings) Fig. 1 is a sectional view showing an embodiment of the wiring formation method for a semiconductor element of the present invention, Fig. 2 is a sectional view showing a conventional wiring formation method, and Fig. 3 is a sectional view showing a conventional short circuit accident due to a hillock. This is a sectional view shown. 11...Silicon substrate, 12...A71! -5i1
x3...W (tungsten), 14...M, 15
...Ti (titanium). Patent applicant: Oki Electric Industry Co., Ltd. Figure 1 Figure 2
Claims (1)
する配線を半導体基板上に形成する工程と、（ｂ）その
配線上を含む前記基板上の全面に第２の高融点金属を被
着する工程と、 （ｃ）その第２の高融点金属をリアクティブイオンエッ
チングすることにより、前記配線の側面にのみ第２の高
融点金属を残す工程とを具備してなる半導体素子の配線
形成方法。Scope of Claims: (a) forming a wiring having a first refractory metal on Al or an Al-based alloy on a semiconductor substrate; and (b) forming a wiring on the entire surface of the substrate including the wiring. and (c) leaving the second high melting point metal only on the side surfaces of the wiring by performing reactive ion etching on the second high melting point metal. A wiring formation method for semiconductor devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20523085A JPS6266628A (en) | 1985-09-19 | 1985-09-19 | Forming method for interconnection of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20523085A JPS6266628A (en) | 1985-09-19 | 1985-09-19 | Forming method for interconnection of semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266628A true JPS6266628A (en) | 1987-03-26 |
Family
ID=16503559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20523085A Pending JPS6266628A (en) | 1985-09-19 | 1985-09-19 | Forming method for interconnection of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266628A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0273629A2 (en) * | 1986-12-29 | 1988-07-06 | Inmos Corporation | Transition metal clad interconnect for integrated circuits |
| JPS6482547A (en) * | 1987-09-24 | 1989-03-28 | Tadahiro Omi | Semiconductor device |
| US4962060A (en) * | 1987-03-10 | 1990-10-09 | Advanced Micro Devices, Inc. | Making a high speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism |
| KR100450238B1 (en) * | 2001-12-13 | 2004-09-24 | 아남반도체 주식회사 | Fabrication method of semiconductor device |
| JP2015012177A (en) * | 2013-06-28 | 2015-01-19 | 住友電工デバイス・イノベーション株式会社 | Semiconductor device and manufacturing method of the same |
-
1985
- 1985-09-19 JP JP20523085A patent/JPS6266628A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0273629A2 (en) * | 1986-12-29 | 1988-07-06 | Inmos Corporation | Transition metal clad interconnect for integrated circuits |
| US4962060A (en) * | 1987-03-10 | 1990-10-09 | Advanced Micro Devices, Inc. | Making a high speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism |
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| JP2015012177A (en) * | 2013-06-28 | 2015-01-19 | 住友電工デバイス・イノベーション株式会社 | Semiconductor device and manufacturing method of the same |
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