JPS626486A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS626486A JPS626486A JP60145050A JP14505085A JPS626486A JP S626486 A JPS626486 A JP S626486A JP 60145050 A JP60145050 A JP 60145050A JP 14505085 A JP14505085 A JP 14505085A JP S626486 A JPS626486 A JP S626486A
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- mesfet
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- power supply
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ論理回路に関し。
特にＧａＡａを用いたスタティックメモリのピッ）！振
幅を安定にする回路に関する。
幅を安定にする回路に関する。
ＧａＡａ半導体は５ｔｊＤ数倍移動度が高いことからＳ
ｔでは実現不可能な超高速動作を目指しｆｃｓａＡａＬ
ＳＩの開発が各所で精力的になされている。特に、Ｇａ
Ａｓ電界効果トランジスタ（以後ＧａＡｓ部５ＦＥＴと
称す。）を用いたスタティック型メモリの集積化にはめ
ざましいものがある。ＧａＡｓメモリの読み出しモード
で最も動作マージンを律速しでいる部分はビット線から
マルチブレフサである。これは、ビット線振幅を、高速
性を考慮して他の周辺回路に比較して小さく設計するた
めであるが、歩留りの良いメモリを得るためには、ＭＥ
ＳＦＥＴの素子特性の変化を吸収し、ビット線のＤＣレ
ベルを安定にすることが必要である。従来、ＧａＡｓス
タティック型メモリのビット線は第２図、第４図に示す
ようにビット線に能動負荷を接続し、回路の動作マージ
ンを広げ、ビット線の充放電時間を短縮する方式がとら
れていた。第２図において９，１０，１５．１６はエン
ハンスメント型ＭＥＳＦＥＴ、 １１．１２は負荷素
子であり、エンハンスメント型ＭＥＳ ＦＥＴ ９のケ
ゞ−ト電極は、エンハンスメントｍＦｈ：ＴＩＯのドレ
イン電極に接続され、ト°レイン電極は負荷素子１１に
接続さ九、ソース電極は電源の端子に接続さｒしている
。
ｔでは実現不可能な超高速動作を目指しｆｃｓａＡａＬ
ＳＩの開発が各所で精力的になされている。特に、Ｇａ
Ａｓ電界効果トランジスタ（以後ＧａＡｓ部５ＦＥＴと
称す。）を用いたスタティック型メモリの集積化にはめ
ざましいものがある。ＧａＡｓメモリの読み出しモード
で最も動作マージンを律速しでいる部分はビット線から
マルチブレフサである。これは、ビット線振幅を、高速
性を考慮して他の周辺回路に比較して小さく設計するた
めであるが、歩留りの良いメモリを得るためには、ＭＥ
ＳＦＥＴの素子特性の変化を吸収し、ビット線のＤＣレ
ベルを安定にすることが必要である。従来、ＧａＡｓス
タティック型メモリのビット線は第２図、第４図に示す
ようにビット線に能動負荷を接続し、回路の動作マージ
ンを広げ、ビット線の充放電時間を短縮する方式がとら
れていた。第２図において９，１０，１５．１６はエン
ハンスメント型ＭＥＳＦＥＴ、 １１．１２は負荷素
子であり、エンハンスメント型ＭＥＳ ＦＥＴ ９のケ
ゞ−ト電極は、エンハンスメントｍＦｈ：ＴＩＯのドレ
イン電極に接続され、ト°レイン電極は負荷素子１１に
接続さ九、ソース電極は電源の端子に接続さｒしている
。
一方、エンハンスメント型Ｆ’ＥＴ １０のタート電極
は、エンハンスメント型１ｉ’ＥＴ９のドレイン電極に
接続され、ドレイン電極は負荷素子１２に接続され、ソ
ース電極は電源の端子に接続されている。さらに負荷素
子１１ 、１２は電源の端子１０１に接続されてメモリ
セルフリップフロツノを構成している。このため節点２
０．２１はどちらか一方がｒ［（Ｊ （ハイ）レベル、
他方が「Ｌ」（ロウ）の状態となっている。
は、エンハンスメント型１ｉ’ＥＴ９のドレイン電極に
接続され、ドレイン電極は負荷素子１２に接続され、ソ
ース電極は電源の端子に接続されている。さらに負荷素
子１１ 、１２は電源の端子１０１に接続されてメモリ
セルフリップフロツノを構成している。このため節点２
０．２１はどちらか一方がｒ［（Ｊ （ハイ）レベル、
他方が「Ｌ」（ロウ）の状態となっている。
６．７はビット線、８はワード線である。
この回路においてはデコーダによりワード線８が選択さ
れ、ワード線８のＤＣレベルが「Ｈ」の状態となるとト
ランスフアク９−トがオンとなシ、メモリセルフリップ
フロッグのｒＬＪ側ではトランスファゲートを通してビ
ット線に蓄積された電荷をセルのエンハンスメント型Ｆ
ＥＴ９、又は１ｏが放電スル〇一方、メモリセルフリッ
プフロッグの「Ｈ」側ではビット線プルアップ用ＦＥＴ
１５又は１６によりビット線に電荷を充電することに
より、ビット線のＤＣレベルが決定される。
れ、ワード線８のＤＣレベルが「Ｈ」の状態となるとト
ランスフアク９−トがオンとなシ、メモリセルフリップ
フロッグのｒＬＪ側ではトランスファゲートを通してビ
ット線に蓄積された電荷をセルのエンハンスメント型Ｆ
ＥＴ９、又は１ｏが放電スル〇一方、メモリセルフリッ
プフロッグの「Ｈ」側ではビット線プルアップ用ＦＥＴ
１５又は１６によりビット線に電荷を充電することに
より、ビット線のＤＣレベルが決定される。
ところで、この回路のビット線のロウレベルはトランス
ファダートＦＥＴ３又は４と、プルアップ用ＦＥＴ１５
又ハ１６及びセルのエンハンスメントｍ ＦＥＴ９又
は１０で決定される。この時のプルアラ７’ＦＥＴ１５
又は１６の負荷特性は第３図に示されるようになシ、ト
ランスファｆｆ−）を通して流れる１！流の変化に対し
てレベルがあまシ変化せず、ロウレベルは安定であるが
ハイレベルは電源電圧ＶＤｏよりエンハンスメントｆｆ
ｌ ＦＥＴのしきい値電圧”ＴＥだけシフトし、プルア
ップ用ＦＥＴのばらつきの影響を強く受ける。このため
マルチプレクサの入力電位が変化し、動作マージンが狭
くなってしまう。さらにプルアップ用ＦＫＴ１５，１６
の充電能力が低いため高速化に適していない。
ファダートＦＥＴ３又は４と、プルアップ用ＦＥＴ１５
又ハ１６及びセルのエンハンスメントｍ ＦＥＴ９又
は１０で決定される。この時のプルアラ７’ＦＥＴ１５
又は１６の負荷特性は第３図に示されるようになシ、ト
ランスファｆｆ−）を通して流れる１！流の変化に対し
てレベルがあまシ変化せず、ロウレベルは安定であるが
ハイレベルは電源電圧ＶＤｏよりエンハンスメントｆｆ
ｌ ＦＥＴのしきい値電圧”ＴＥだけシフトし、プルア
ップ用ＦＥＴのばらつきの影響を強く受ける。このため
マルチプレクサの入力電位が変化し、動作マージンが狭
くなってしまう。さらにプルアップ用ＦＫＴ１５，１６
の充電能力が低いため高速化に適していない。
一方、第４図に示される回路はピット線プルアップＦ肩
にデプレーション型ＭＥＳＦＥＴを用いタモノであシ、
プルアップ用ＦＥＴ１３，１４のドレイン電極は電源の
端子１００に接続され、ダート及びソース電極はそれぞ
れビット線に接続されている。
にデプレーション型ＭＥＳＦＥＴを用いタモノであシ、
プルアップ用ＦＥＴ１３，１４のドレイン電極は電源の
端子１００に接続され、ダート及びソース電極はそれぞ
れビット線に接続されている。
この時のプルアップ用ＦＥＴ１３，１４の負荷特性は第
５図に示されるようになるが、エンハンスメント型ＦＥ
Ｔに比べ電流供給能力が高いため高速読み出しが可能で
あり、かつビット線のハイレベルが電源電圧ｖＤＤまで
上昇し、デグレーション型ＭＥＳＦ’ＥＴのしきい値電
圧ＶＴＤに依存しないという利点を有する。通常、この
プルアップ用ＦＥＴは、メモリ動作の安定性を考え、ド
レイン電流未飽和領域で動作させるように設計されるた
め、ビット線振幅はデプレーション型ＦＥＴのしきい値
電圧ＶＴＤの絶対値ＩＶＴＤ１以上にはとれずメモリの
動作マージンは小さくなってしまう。さらにメモリセル
を構成するＧａＡａＭＥＳＦＥＴの素子特性のばらつき
によりプルアップ用ＦＥＴがドレイン電流飽和領域で動
作する可能性が出てくる。ビット線プルアップ用ＦＥＴ
がドレイン電流飽和領域で動作するとビット線のロウレ
ベル；ｌ！＞（ＭＥＳＦＥＴのドレインコンダクタンス
に強く依存するようになシ、特にドレインコンダクタン
スがないような理想的なＭＥＳＦＥＴでは、ビット線の
ロウレベルは全く決定されなくなってしまいメモリの安
定な動作は望めなくなる欠点を有する＠本発明の目的は
スタティック型ランダムアクセスメモリのビット線プル
アンプ用素子において、ビット線を高速で充放電し、か
つ動作マージンが広くメモリの安定な動作を保証する回
路を得ようとするものである。
５図に示されるようになるが、エンハンスメント型ＦＥ
Ｔに比べ電流供給能力が高いため高速読み出しが可能で
あり、かつビット線のハイレベルが電源電圧ｖＤＤまで
上昇し、デグレーション型ＭＥＳＦ’ＥＴのしきい値電
圧ＶＴＤに依存しないという利点を有する。通常、この
プルアップ用ＦＥＴは、メモリ動作の安定性を考え、ド
レイン電流未飽和領域で動作させるように設計されるた
め、ビット線振幅はデプレーション型ＦＥＴのしきい値
電圧ＶＴＤの絶対値ＩＶＴＤ１以上にはとれずメモリの
動作マージンは小さくなってしまう。さらにメモリセル
を構成するＧａＡａＭＥＳＦＥＴの素子特性のばらつき
によりプルアップ用ＦＥＴがドレイン電流飽和領域で動
作する可能性が出てくる。ビット線プルアップ用ＦＥＴ
がドレイン電流飽和領域で動作するとビット線のロウレ
ベル；ｌ！＞（ＭＥＳＦＥＴのドレインコンダクタンス
に強く依存するようになシ、特にドレインコンダクタン
スがないような理想的なＭＥＳＦＥＴでは、ビット線の
ロウレベルは全く決定されなくなってしまいメモリの安
定な動作は望めなくなる欠点を有する＠本発明の目的は
スタティック型ランダムアクセスメモリのビット線プル
アンプ用素子において、ビット線を高速で充放電し、か
つ動作マージンが広くメモリの安定な動作を保証する回
路を得ようとするものである。
本発明の半導体記憶装置は各一対のピント線間にそれぞ
れのワード線で選択されるスタティック型メモリセルが
複数個並列に接続されたランダムアクセスメモリにおい
て、上記一対のビット線に、ダート電極・ソース電極間
を短絡したデプレーション型ＭＥＳＦＥＴと、ダート電
極・ドレイン電極間を短絡したエンハンスメント型ＭＥ
ＳＦ’ＥＴとを並列接続してなるビット線プルアップ用
負荷素子を電源とビット線間に接続したことを特徴とす
る。さらに上記ン０ルアツブ用負Ｆｒはｙ”ｆレージフ
ン減量５ＦＩＩＥＴのしきい値電圧ｖＴＬＩの絶対値が
エンノ１ンスメント型！ｌ／ＩＥＳＦＥＴのしきい値電
圧ｖＴＥよりも大きいことを特徴とする。
れのワード線で選択されるスタティック型メモリセルが
複数個並列に接続されたランダムアクセスメモリにおい
て、上記一対のビット線に、ダート電極・ソース電極間
を短絡したデプレーション型ＭＥＳＦＥＴと、ダート電
極・ドレイン電極間を短絡したエンハンスメント型ＭＥ
ＳＦ’ＥＴとを並列接続してなるビット線プルアップ用
負荷素子を電源とビット線間に接続したことを特徴とす
る。さらに上記ン０ルアツブ用負Ｆｒはｙ”ｆレージフ
ン減量５ＦＩＩＥＴのしきい値電圧ｖＴＬＩの絶対値が
エンノ１ンスメント型！ｌ／ＩＥＳＦＥＴのしきい値電
圧ｖＴＥよりも大きいことを特徴とする。
本発明による半導体記憶装置においては、ビット線プル
アップ用負荷としてエンノ１ンスメント型ＦＥＴのダー
ト電極とドレイン電極を短絡し九ＦＥ’ｌ”とデプレー
ション型ＦＥＴのゲート電極とソース電極を短絡したＦ
ＥＴを並列接続した負荷をビット線プルアップ用負荷と
して用いている。また、各素子のしきい値電圧はデプレ
ーション型ＭＥＳＦＥＴのしきい値電圧ＶＴＤの絶対値
がエンハンスメント型ＭＥＳ Ｆ’ＥＴのしきい値電圧
”Ｉｃよりも大きいことにより、負荷曲線は第６図に示
すようになる。このため、ビット線のＤＣレベルに関し
てはビット線のｒｌｌＪ レベルが電源電圧ｖＤＤまで
上昇し、ＭＥＳＦ’ＥＴのしきい値・電圧に依存しない
。一方、ビット線のロウレベルが電源電圧からデデレー
ションＷ ＦＥＴのしきい値電圧■ＴＤの絶対値以下に
なり、デプレー７１ン型ＭＥＳＦＥＴがドレイン電流飽
和領域で動作しても・エンハンスメント型ＦＥＴの特性
が加わるため、ロウレベルは、第４図に示される回路に
比べて安定である。さらにデデレーション型ＭＥＳＦＥ
Ｔの高い電流供給能力を備えているため高速動作が可能
となる。
アップ用負荷としてエンノ１ンスメント型ＦＥＴのダー
ト電極とドレイン電極を短絡し九ＦＥ’ｌ”とデプレー
ション型ＦＥＴのゲート電極とソース電極を短絡したＦ
ＥＴを並列接続した負荷をビット線プルアップ用負荷と
して用いている。また、各素子のしきい値電圧はデプレ
ーション型ＭＥＳＦＥＴのしきい値電圧ＶＴＤの絶対値
がエンハンスメント型ＭＥＳ Ｆ’ＥＴのしきい値電圧
”Ｉｃよりも大きいことにより、負荷曲線は第６図に示
すようになる。このため、ビット線のＤＣレベルに関し
てはビット線のｒｌｌＪ レベルが電源電圧ｖＤＤまで
上昇し、ＭＥＳＦ’ＥＴのしきい値・電圧に依存しない
。一方、ビット線のロウレベルが電源電圧からデデレー
ションＷ ＦＥＴのしきい値電圧■ＴＤの絶対値以下に
なり、デプレー７１ン型ＭＥＳＦＥＴがドレイン電流飽
和領域で動作しても・エンハンスメント型ＦＥＴの特性
が加わるため、ロウレベルは、第４図に示される回路に
比べて安定である。さらにデデレーション型ＭＥＳＦＥ
Ｔの高い電流供給能力を備えているため高速動作が可能
となる。
以下に本発明の実施例を図によって説明する。
第１図に本発明による半導体記憶装置の実施例を示す。
本発明はビット線プルアップ用負荷として、エンハンス
メント型ＭＥＳＦＥＴ１５．１６のダート電極とドレイ
ン電極が電源の端子１００に接続され、ソース電極がビ
ット線に接続され、デプレーンツン型ＭＥＳＦＥＴ １
３ 、１４のドレイン電極が電源の端子に接続され、ソ
ース電極とケ゛−ト電極がそれぞれビット線に接続した
ものを用いている。エンハンスメント型ＦＥＴ９及び１
０はそれぞれのケ１−ト電極が互いのドレイン電極に接
続され、それぞれのソース電極が電源の端子１０３に接
続され、負荷素子１１゜１２は、電源の端子１０１とエ
ン′・ンスメント型ＭＥＳＦＥＴ ９ 、１０のドレイ
ン電極に接続されてメモリセルフリップフロップを形成
している・・このため・節点２０．２１はどちらか一方
が「Ｈ」（）−イ）レベル、片方が「Ｌ」（ロウ）レベ
ルの状態となっている。
メント型ＭＥＳＦＥＴ１５．１６のダート電極とドレイ
ン電極が電源の端子１００に接続され、ソース電極がビ
ット線に接続され、デプレーンツン型ＭＥＳＦＥＴ １
３ 、１４のドレイン電極が電源の端子に接続され、ソ
ース電極とケ゛−ト電極がそれぞれビット線に接続した
ものを用いている。エンハンスメント型ＦＥＴ９及び１
０はそれぞれのケ１−ト電極が互いのドレイン電極に接
続され、それぞれのソース電極が電源の端子１０３に接
続され、負荷素子１１゜１２は、電源の端子１０１とエ
ン′・ンスメント型ＭＥＳＦＥＴ ９ 、１０のドレイ
ン電極に接続されてメモリセルフリップフロップを形成
している・・このため・節点２０．２１はどちらか一方
が「Ｈ」（）−イ）レベル、片方が「Ｌ」（ロウ）レベ
ルの状態となっている。
今、デコーダによりワード線８が選択され、ワード線８
のＤＣレベルが「Ｈ」の状態となった時にはトランスフ
ァゲートＦＥＴ３，４は「ＯＮ」の状態となり、メモリ
セルフリップフロップの「Ｌ」側ではトランスファゲー
トを通してビット線に蓄積された電荷ヲセルのエンハン
スメント型ＦＥＴ９又は１０が放電する。この時の電流
値によってビット線のロウレベルは決定されるが、素子
特゛性のばらつきによりこの電流値が変化し、ビット線
ロウレベルが電源電圧ｖＤＤよりビット線プルアップ用
７′プレーンヨン型ＭＥＳＦＥＴのしきい値電圧ＶＴＤ
の絶対値以下に下がってもビット線プルアップ用エンハ
ンスメント型ＭＥＳＦＥＴの特性によりロウレベルは安
定となる。一方、メモリセルフリップフロップの「Ｈ」
側では、ビット線プルアンプ用負荷素子てよりビット線
に電荷が充電さｉする。この時、ビット線のノ・イレベ
ルは電源電圧ｖＤＤまで上昇し、ＭＥＳＦＥＴのしきい
値の影響を受けない。従ってビット線のＤＣし４ルを比
較的安定に保証することができる０さらにデプレーシ冒
ン型ＭＥＳＦＥＴ１３．１４の高い電流供給能力により
高速読み出し動作が可能となる。
のＤＣレベルが「Ｈ」の状態となった時にはトランスフ
ァゲートＦＥＴ３，４は「ＯＮ」の状態となり、メモリ
セルフリップフロップの「Ｌ」側ではトランスファゲー
トを通してビット線に蓄積された電荷ヲセルのエンハン
スメント型ＦＥＴ９又は１０が放電する。この時の電流
値によってビット線のロウレベルは決定されるが、素子
特゛性のばらつきによりこの電流値が変化し、ビット線
ロウレベルが電源電圧ｖＤＤよりビット線プルアップ用
７′プレーンヨン型ＭＥＳＦＥＴのしきい値電圧ＶＴＤ
の絶対値以下に下がってもビット線プルアップ用エンハ
ンスメント型ＭＥＳＦＥＴの特性によりロウレベルは安
定となる。一方、メモリセルフリップフロップの「Ｈ」
側では、ビット線プルアンプ用負荷素子てよりビット線
に電荷が充電さｉする。この時、ビット線のノ・イレベ
ルは電源電圧ｖＤＤまで上昇し、ＭＥＳＦＥＴのしきい
値の影響を受けない。従ってビット線のＤＣし４ルを比
較的安定に保証することができる０さらにデプレーシ冒
ン型ＭＥＳＦＥＴ１３．１４の高い電流供給能力により
高速読み出し動作が可能となる。
本発明による半導体記憶装置では、ビット線プルアップ
用負荷としてエンハンスメント型ＭＥＳＦＥＴとデプレ
ーシ１ン型ＭＥＳＦＥＴとを用いているため従来のどち
らか一方を用いたプルアッ７′素子を有する回路に比べ
てビット線のＤＣレベルが安定であり、かつ高速読み出
しが可能となる。また、エンハンスメント型ＭＥＳＦ’
ＥＴのダート・ソース間でダイオードの立上り電圧φ、
までビット線の振幅を大きくすることができるため、浅
いデプレーション型ＭＥＳＦＥＴを用いた回路でも第２
図、第４図に示された回路に比べて大きなピット線像１
＠を得ることができる効果を有する。
用負荷としてエンハンスメント型ＭＥＳＦＥＴとデプレ
ーシ１ン型ＭＥＳＦＥＴとを用いているため従来のどち
らか一方を用いたプルアッ７′素子を有する回路に比べ
てビット線のＤＣレベルが安定であり、かつ高速読み出
しが可能となる。また、エンハンスメント型ＭＥＳＦ’
ＥＴのダート・ソース間でダイオードの立上り電圧φ、
までビット線の振幅を大きくすることができるため、浅
いデプレーション型ＭＥＳＦＥＴを用いた回路でも第２
図、第４図に示された回路に比べて大きなピット線像１
＠を得ることができる効果を有する。
第１図は本発明の実施レリを示す回路図。第２図、：′
Ｐ、４図は従来例を示す回路図。第３図、第５図は従来
例のグルアップ用素子の負荷特性を丞す図、第６図は本
発明のプルアップ用素子の負荷特性を示す図である。 ３．４，１３．１４・・・デプレーション型ＭＥＳＦＥ
Ｔ、９，１０゜１５．１６・・・エンハンスメント型Ｍ
ＥＳＦＴ２Ｔ、 １１．１２・・・負荷素子、１００．
１０１．１０２・・・電源端子、２０．２１・・・節点
、８・・・ワード線、６．７・・・ビット線。 特許出願人 日本電気株式会社 ！
Ｐ、４図は従来例を示す回路図。第３図、第５図は従来
例のグルアップ用素子の負荷特性を丞す図、第６図は本
発明のプルアップ用素子の負荷特性を示す図である。 ３．４，１３．１４・・・デプレーション型ＭＥＳＦＥ
Ｔ、９，１０゜１５．１６・・・エンハンスメント型Ｍ
ＥＳＦＴ２Ｔ、 １１．１２・・・負荷素子、１００．
１０１．１０２・・・電源端子、２０．２１・・・節点
、８・・・ワード線、６．７・・・ビット線。 特許出願人 日本電気株式会社 ！
Claims (2)
- （１）各一対のビット線間に、それぞれのワード線で選
択されるスタティック型メモリセルが複数個並列に接続
されたランダムアクセスメモリにおいて、上記一対のビ
ット線にゲート電極・ソース電極間を短絡したデプレー
ション型ＭＥＳＦＥＴと、ゲート電極・ドレイン電極間
を短絡したエンハンスメント型ＭＥＳＦＥＴとを並列接
続してなるビット線プルアップ用負荷素子を電源とビッ
ト線間に接続したことを特徴とする半導体記憶装置。 - （２）前記プルアップ用負荷はデプレーション型ＭＥＳ
ＦＥＴのしきい値電圧Ｖ＿Ｔ＿Ｄの絶対値がエンハンス
メント型ＭＥＳＦＥＴのしきい値電圧Ｖ＿Ｔ＿Ｅよりも
大きいことを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145050A JPS626486A (ja) | 1985-07-01 | 1985-07-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145050A JPS626486A (ja) | 1985-07-01 | 1985-07-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS626486A true JPS626486A (ja) | 1987-01-13 |
Family
ID=15376222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145050A Pending JPS626486A (ja) | 1985-07-01 | 1985-07-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626486A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6137200B2 (ja) * | 1977-09-26 | 1986-08-22 | Komatsu Fuookurifuto Kk |
-
1985
- 1985-07-01 JP JP60145050A patent/JPS626486A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6137200B2 (ja) * | 1977-09-26 | 1986-08-22 | Komatsu Fuookurifuto Kk |
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