JPS626243B2 - - Google Patents
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- JPS626243B2 JPS626243B2 JP55135650A JP13565080A JPS626243B2 JP S626243 B2 JPS626243 B2 JP S626243B2 JP 55135650 A JP55135650 A JP 55135650A JP 13565080 A JP13565080 A JP 13565080A JP S626243 B2 JPS626243 B2 JP S626243B2
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- Japan
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- address
- input
- output
- data
- rack
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1125—I-O addressing
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Debugging And Monitoring (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】
≪発明の分野≫
この発明は、プログラマブル・ロジツク・コン
トローラの入出力装置に関する。
トローラの入出力装置に関する。
≪従来技術とその問題点≫
従来、周知のように、多くのプログラマブル・
ロジツク・コントローラ（以下、PLCという）に
は、ビルデイングブロツク方式の入出力装置が採
用されている。ビルデイングブロツク方式とは、
システムが大きくなり、入出力点数が増加する
と、それに応じて同種の入出力装置（以下、Ｉ／
Ｏラツクという）を順次増加させていく方式であ
る。
ロジツク・コントローラ（以下、PLCという）に
は、ビルデイングブロツク方式の入出力装置が採
用されている。ビルデイングブロツク方式とは、
システムが大きくなり、入出力点数が増加する
と、それに応じて同種の入出力装置（以下、Ｉ／
Ｏラツクという）を順次増加させていく方式であ
る。
ところで、複数のＩ／Ｏラツクが存在する場
合、各Ｉ／Ｏラツクは、PLCの本体である中央処
理装置（CPUという）からのアドレスデータに
よつて格別に指定されることは周知である。
合、各Ｉ／Ｏラツクは、PLCの本体である中央処
理装置（CPUという）からのアドレスデータに
よつて格別に指定されることは周知である。
これに対応して、従来のPLCにおいてＩ／Ｏラ
ツクが複数存在する場合には、各Ｉ／Ｏラツクご
とにデジタルスイツチ等によつて予め固有アドレ
スを設定し、これをアドレスバス上に送出される
アドレスデータと比較して自らがアドレス指定さ
れていることを検出するようにしている。
ツクが複数存在する場合には、各Ｉ／Ｏラツクご
とにデジタルスイツチ等によつて予め固有アドレ
スを設定し、これをアドレスバス上に送出される
アドレスデータと比較して自らがアドレス指定さ
れていることを検出するようにしている。
しかし、このようなアドレツシング方式におい
ては、Ｉ／Ｏラツクの標準化を図れるという利点
を有する反面、デジタルスイツチの設定操作を忘
れたり、あるいは設定操作を誤つた場合に、予期
せぬ誤動作が招来されるという問題がある。
ては、Ｉ／Ｏラツクの標準化を図れるという利点
を有する反面、デジタルスイツチの設定操作を忘
れたり、あるいは設定操作を誤つた場合に、予期
せぬ誤動作が招来されるという問題がある。
≪発明の目的≫
この発明の目的は、この種Ｉ／Ｏラツクにおけ
る標準化を達成しつつも、デジタルスイツチなど
による固有アドレスの設定操作を不要とし、この
設定操作に基因するPLCの誤動作を防止すること
にある。
る標準化を達成しつつも、デジタルスイツチなど
による固有アドレスの設定操作を不要とし、この
設定操作に基因するPLCの誤動作を防止すること
にある。
≪発明の構成≫
この発明は上記の目的を達成するために、アド
レスデータが入力されるアドレス入力端子と、 アドレス入力端子から入力されたアドレスデー
タに１を加算もしくは減算する演算回路と、 演算回路の入力または出力側から予め固定的に
設定された特定アドレスデータを検出する特定ア
ドレス検出回路と、 特定アドレス検出回路で特定アドレスが検出さ
れたときに、CPUとの間で入出力データのやり
とりが可能となるデータ入出力回路と、 演算回路から出力されるアドレスデータを外部
へ送出するアドレス出力端子と、 を備えた入出力装置であつて、 同一の特定アドレスを検出するようにした複数
の入出力装置を、各装置内の演算回路を順に経由
するようにしてCPUのアドレス端子からケーブ
ルで順次芋蔓式に接続し、CPUからの接続順番
に対応する各装置のアドレスデータをCPUから
送出することにより、該当入出力装置においての
み特定アドレスが検出されるように構成したこと
を特徴とするものである。
レスデータが入力されるアドレス入力端子と、 アドレス入力端子から入力されたアドレスデー
タに１を加算もしくは減算する演算回路と、 演算回路の入力または出力側から予め固定的に
設定された特定アドレスデータを検出する特定ア
ドレス検出回路と、 特定アドレス検出回路で特定アドレスが検出さ
れたときに、CPUとの間で入出力データのやり
とりが可能となるデータ入出力回路と、 演算回路から出力されるアドレスデータを外部
へ送出するアドレス出力端子と、 を備えた入出力装置であつて、 同一の特定アドレスを検出するようにした複数
の入出力装置を、各装置内の演算回路を順に経由
するようにしてCPUのアドレス端子からケーブ
ルで順次芋蔓式に接続し、CPUからの接続順番
に対応する各装置のアドレスデータをCPUから
送出することにより、該当入出力装置においての
み特定アドレスが検出されるように構成したこと
を特徴とするものである。
≪実施例の説明≫
以下に、この発明の好適一実施例を添付図面に
基づいて詳述する。
基づいて詳述する。
第１図において、PLCを構成するCPU１に
は、周知のように、アドレスデータライン、入出
力データラインおよびコントロール信号ラインを
接続するためのコネクタCN１が設けられてい
る。
は、周知のように、アドレスデータライン、入出
力データラインおよびコントロール信号ラインを
接続するためのコネクタCN１が設けられてい
る。
なお、第１図において、コネクタCN１に接続
される各ラインのうちアドレスデータＡ０〜Ａ７
に対応するラインのみを示している。
される各ラインのうちアドレスデータＡ０〜Ａ７
に対応するラインのみを示している。
ここで付言しておくと、アドレスデータはＡ０
〜Ａ７までの８ビツト構成であるので、この実施
例のCPU１は最大256点の入出力を制御すること
ができる。
〜Ａ７までの８ビツト構成であるので、この実施
例のCPU１は最大256点の入出力を制御すること
ができる。
Ｋ０はCPU１と第１のＩ／Ｏラツク＃０を、
Ｋ１は第１のＩ／Ｏラツク＃０と第２のＩ／Ｏラ
ツク＃１を、Ｋ２は第２のＩ／Ｏラツク＃１と第
３のＩ／Ｏラツク＃２をそれぞれ連結するための
独立したケーブルであり、これらのケーブルＫ０
〜Ｋ１によつて、CPU１と各ラツク２とは芋蔓
式に連結される。
Ｋ１は第１のＩ／Ｏラツク＃０と第２のＩ／Ｏラ
ツク＃１を、Ｋ２は第２のＩ／Ｏラツク＃１と第
３のＩ／Ｏラツク＃２をそれぞれ連結するための
独立したケーブルであり、これらのケーブルＫ０
〜Ｋ１によつて、CPU１と各ラツク２とは芋蔓
式に連結される。
各Ｉ／Ｏラツク２は32点の入出力容量を持ち、
従つてCPU１にはラツク２を最大８ラツクまで
増設できる。そして、各ラツク２は、前述のアド
レスデータの上位３ビツトＡ５，Ａ６，Ａ７で指
定され、各ラツク中の32点の入出力は下位５ビツ
トＡ０〜Ａ４で指定される。
従つてCPU１にはラツク２を最大８ラツクまで
増設できる。そして、各ラツク２は、前述のアド
レスデータの上位３ビツトＡ５，Ａ６，Ａ７で指
定され、各ラツク中の32点の入出力は下位５ビツ
トＡ０〜Ａ４で指定される。
次に、第１図に基づき、各ラツク２に供給され
たアドレスデータがどのように処理されるかを詳
細に説明する。
たアドレスデータがどのように処理されるかを詳
細に説明する。
今CPU１から第１のＩ／Ｏラツク＃０の特定
入出力端子を操作（信号を入力または信号を出
力）すべくアドレスデータが出力されたとする。
この場合、アドレスデータの上位３ビツトＡ５〜
Ａ７には10進数の「０」が出力されるが、この実
施例ではCPU１とラツク２および各ラツク２間
の信号のやりとりは負論理で行なわれるところか
ら、第２図に示すように、Ａ７，Ａ６，Ａ５＝
（１、１、１）が、アドレス入力端子Ｉ−７，Ｉ
−６，Ｉ−５を介して、加算器３に供給される。
入出力端子を操作（信号を入力または信号を出
力）すべくアドレスデータが出力されたとする。
この場合、アドレスデータの上位３ビツトＡ５〜
Ａ７には10進数の「０」が出力されるが、この実
施例ではCPU１とラツク２および各ラツク２間
の信号のやりとりは負論理で行なわれるところか
ら、第２図に示すように、Ａ７，Ａ６，Ａ５＝
（１、１、１）が、アドレス入力端子Ｉ−７，Ｉ
−６，Ｉ−５を介して、加算器３に供給される。
この加算器３は、その入力データに＋１（０、
０、１）を加算するもので、その結果この加算器
３の出力は（０、０、０）となる。なおこの実施
例では、後述するように各ラツクは同一の特定ア
ドレス（０、０、０）を検出するようになされて
いる。
０、１）を加算するもので、その結果この加算器
３の出力は（０、０、０）となる。なおこの実施
例では、後述するように各ラツクは同一の特定ア
ドレス（０、０、０）を検出するようになされて
いる。
この加算器出力データ（０、０、０）はローア
クデイブのAND回路４、すなわち全てのラツク
で共通になるようにして予め固定的に設定された
特定アドレスデータ（０、０、０）を検出するた
めのアドレス検出回路に供給される。従つて、
AND回路４では（０、０、０）が検出されてそ
の出力は“１”となり、この検出出力“１”に対
応してデータ入出力回路５が能動化される。
クデイブのAND回路４、すなわち全てのラツク
で共通になるようにして予め固定的に設定された
特定アドレスデータ（０、０、０）を検出するた
めのアドレス検出回路に供給される。従つて、
AND回路４では（０、０、０）が検出されてそ
の出力は“１”となり、この検出出力“１”に対
応してデータ入出力回路５が能動化される。
このデータ入出力回路５が能動化されると、下
位５ビツトのアドレスデータにより特定入出力が
指定され、指定された入出力について前述の入出
力データおよびコントロール信号に基づく所定の
操作（外部入力の取込みまたは出力信号の外部送
出）がなされることは周知であるので、詳しい説
明は省略する。
位５ビツトのアドレスデータにより特定入出力が
指定され、指定された入出力について前述の入出
力データおよびコントロール信号に基づく所定の
操作（外部入力の取込みまたは出力信号の外部送
出）がなされることは周知であるので、詳しい説
明は省略する。
他方、加算器の出力（０、０、０）は出力端子
Ｏ−７，Ｏ−６，Ｏ−５に供給される。また、下
位５ビツトのアドレスデータはそのままアドレス
出力端子Ｏ−４〜Ｏ−０に伝えられる。
Ｏ−７，Ｏ−６，Ｏ−５に供給される。また、下
位５ビツトのアドレスデータはそのままアドレス
出力端子Ｏ−４〜Ｏ−０に伝えられる。
この結果、第１のＩ／Ｏラツク＃０から第２の
Ｉ／Ｏラツク＃１に伝えられるアドレスデータの
上位３ビツトは（１、１、１）から（０、０、
０）に変換される。
Ｉ／Ｏラツク＃１に伝えられるアドレスデータの
上位３ビツトは（１、１、１）から（０、０、
０）に変換される。
従つて、第２のＩ／Ｏラツク＃１の加算器３の
出力は（０、０、１）となり、AND回路４では
特定データ（０、０、０）は検出されないから、
その出力は“１”とならず、データ入出力回路５
が能動化されることはない。
出力は（０、０、１）となり、AND回路４では
特定データ（０、０、０）は検出されないから、
その出力は“１”とならず、データ入出力回路５
が能動化されることはない。
このことは、第３のＩ／Ｏラツク＃２以降につ
いても同様であるので、CPU１が出力するアド
レスデータの上位３ビツトが（１、１、１）の場
合には、第１のＩ／Ｏラツク＃０のみが能動化さ
れることになる。
いても同様であるので、CPU１が出力するアド
レスデータの上位３ビツトが（１、１、１）の場
合には、第１のＩ／Ｏラツク＃０のみが能動化さ
れることになる。
以上は、第１のＩ／Ｏラツク＃０を能動化する
場合について説明したが、第１のＩ／Ｏラツク
＃１を選択する場合にはアドレスデータの上位３
ビツトが10進数で「１」（負論理の２進表示では
１、１、０）となり、第２のＩ／Ｏラツク＃１の
中の加算器３のみが（０、０、０）の出力状態と
なる。これは他のＩ／Ｏラツクにおいても同様で
あることは、第２図を参照すれば明らかである。
場合について説明したが、第１のＩ／Ｏラツク
＃１を選択する場合にはアドレスデータの上位３
ビツトが10進数で「１」（負論理の２進表示では
１、１、０）となり、第２のＩ／Ｏラツク＃１の
中の加算器３のみが（０、０、０）の出力状態と
なる。これは他のＩ／Ｏラツクにおいても同様で
あることは、第２図を参照すれば明らかである。
なお、この実施例では、各アドレスデータを負
論理で送出するとともに、このアドレスデータに
対して各Ｉ／Ｏラツクにおいて順次１を加算する
ように構成したが、これに代えて各アドレスデー
タを正論理で送出するとともに、このアドレスデ
ータに対して各Ｉ／Ｏラツクにおいて順次１を減
算するように構成しても同様の効果を得ることが
できる。
論理で送出するとともに、このアドレスデータに
対して各Ｉ／Ｏラツクにおいて順次１を加算する
ように構成したが、これに代えて各アドレスデー
タを正論理で送出するとともに、このアドレスデ
ータに対して各Ｉ／Ｏラツクにおいて順次１を減
算するように構成しても同様の効果を得ることが
できる。
≪発明の構成と効果≫
以上の実施例の説明でも明らかなように、この
発明にあつては、コンピユータにおけるアドレス
手法の特性、すなわち順次「１」ずつ増減すると
いう特性に着目し、アドレスデータそれ自体に
「１」を加算もしくは減算操作することにより、
CPUから指定された入出力装置に限り予め固定
化された特定アドレスデータが供給されるように
したため、各入出力装置に可変式のアドレス設定
器を設けずともCPUから各入出力装置をアクセ
スすることが可能となり、また固有アドレスの設
定操作が不要となるため、この設定操作に起因す
るPLCの誤動作を未然に防止することができる。
発明にあつては、コンピユータにおけるアドレス
手法の特性、すなわち順次「１」ずつ増減すると
いう特性に着目し、アドレスデータそれ自体に
「１」を加算もしくは減算操作することにより、
CPUから指定された入出力装置に限り予め固定
化された特定アドレスデータが供給されるように
したため、各入出力装置に可変式のアドレス設定
器を設けずともCPUから各入出力装置をアクセ
スすることが可能となり、また固有アドレスの設
定操作が不要となるため、この設定操作に起因す
るPLCの誤動作を未然に防止することができる。
さらにこの発明では、各入出力装置側ではそれ
ぞれ固有アドレスを検出する必要がなく、全入出
力装置に共通な任意の特定アドレスを検出できれ
ば済むため、実施例の如く特定アドレスとして
（０、０、０）のような単純なデータを採用すれ
ば、アドレス検出回路としてはローアクテイブの
AND素子を１個設けるだけで済み、複雑な
“１”、“０”パターン同士の比較を行なわねばな
らなかつた従来のアドレス一致照合回路に比べ回
路構成簡素化により一層のコストダウンが可能と
なる。
ぞれ固有アドレスを検出する必要がなく、全入出
力装置に共通な任意の特定アドレスを検出できれ
ば済むため、実施例の如く特定アドレスとして
（０、０、０）のような単純なデータを採用すれ
ば、アドレス検出回路としてはローアクテイブの
AND素子を１個設けるだけで済み、複雑な
“１”、“０”パターン同士の比較を行なわねばな
らなかつた従来のアドレス一致照合回路に比べ回
路構成簡素化により一層のコストダウンが可能と
なる。
第１図はこの発明の電気的構成を示す回路図、
第２図は各アドレスデータと各加算出力との関係
を示す説明図である。 ２……Ｉ／Ｏラツク、３……演算回路、４……
AND回路、５……データ入出力回路、Ｉ〜０〜
Ｉ−７……アドレス入力端子、Ｏ−０〜Ｏ−７…
…アドレス出力端子。
第２図は各アドレスデータと各加算出力との関係
を示す説明図である。 ２……Ｉ／Ｏラツク、３……演算回路、４……
AND回路、５……データ入出力回路、Ｉ〜０〜
Ｉ−７……アドレス入力端子、Ｏ−０〜Ｏ−７…
…アドレス出力端子。
Claims (1)
- 【特許請求の範囲】 １ アドレスデータが入力されるアドレス入力端
子と、 アドレス入力端子から入力されたアドレスデー
タに１を加算もしくは減算する演算回路と、 演算回路の入力または出力側から予め固定的に
設定された特定アドレスデータを検出する特定ア
ドレス検出回路と、 特定アドレス検出回路で特定アドレスが検出さ
れたときに、CPUとの間で入出力データのやり
とりが可能となるデータ入出力回路と、 演算回路から出力されるアドレスデータを外部
へ送出するアドレス出力端子と、 を備えた入出力装置であつて、 同一の特定アドレスを検出するようにした複数
の入出力装置を、各装置内の演算回路を順に経由
するようにしてCPUのアドレス端子からケーブ
ルで順次芋蔓式に接続し、CPUからの接続順番
に対応する各装置のアドレスデータをCPUから
送出することにより、該当入出力装置においての
み特定アドレスが検出されるように構成したこと
を特徴とするプログラマブル・ロジツク・コント
ローラの入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55135650A JPS5760403A (en) | 1980-09-29 | 1980-09-29 | Input/output device of programmable logic controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55135650A JPS5760403A (en) | 1980-09-29 | 1980-09-29 | Input/output device of programmable logic controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5760403A JPS5760403A (en) | 1982-04-12 |
| JPS626243B2 true JPS626243B2 (ja) | 1987-02-09 |
Family
ID=15156746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55135650A Granted JPS5760403A (en) | 1980-09-29 | 1980-09-29 | Input/output device of programmable logic controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5760403A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63183042U (ja) * | 1987-05-15 | 1988-11-25 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6181304U (ja) * | 1984-10-30 | 1986-05-30 | ||
| JPS6341906A (ja) * | 1986-08-08 | 1988-02-23 | Oki Electric Ind Co Ltd | アクチユエ−タのアクセス方式 |
-
1980
- 1980-09-29 JP JP55135650A patent/JPS5760403A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63183042U (ja) * | 1987-05-15 | 1988-11-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5760403A (en) | 1982-04-12 |
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