JPS6262103B2 - - Google Patents
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- JPS6262103B2 JPS6262103B2 JP52014381A JP1438177A JPS6262103B2 JP S6262103 B2 JPS6262103 B2 JP S6262103B2 JP 52014381 A JP52014381 A JP 52014381A JP 1438177 A JP1438177 A JP 1438177A JP S6262103 B2 JPS6262103 B2 JP S6262103B2
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- 238000000926 separation method Methods 0.000 claims description 18
- 239000002131 composite material Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
- H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Manipulation Of Pulses (AREA)
Description
本発明は信号状態検知回路、特にテレビジヨン
受像機における垂直同期分離回路に関する。 テレビ受像機における水平、垂直同期系のデイ
ジタル処理が考案され、水平偏向信号又は水平偏
向信号の整数倍の周波数を持つ信号を分周するこ
とにより垂直偏向信号を得る方式が提案されてい
る。かゝる方式では水平同期信号に同期して
31.5KHzの信号を得、この信号を分周して15.75K
Hzの水平偏向信号を得るとともに、前記の31.5K
Hzの信号を525個計数して垂直偏向信号を得るも
のである。かゝる垂直同期分離回路では垂直同期
をかけるために、送信された複合同期信号から垂
直同期信号を検出して計数回路をリセツトしてい
る。 かゝる回路方式に於ける垂直同期信号を検出す
る回路としては、第１，２図のものが知られてい
る。 第１図の従来例では、２つの直列に接続したデ
ータラツチ回路D1，D2の初段D1のデータ入力端
子を入力端子I1として複合同期信号を入力し、水
平同期信号の２倍の周波数の信号をデータラツチ
回路のクロツク端子すべてを共通に接続した入端
子I2にクロツク信号として入力している。 初段D1の非反転出力Q1が二段目D2の入力端子
D2に印加され、二つの非反転出力Q1，Q2をMND
回路AN1に加えて加算し、垂直同期信号に同期し
た信号を出力D1に得ている。 データラツチ回路D1，D2の非反転出力Q1，Q2
は入力端子I1，I2の入力信号S11，C12によつて第
２図のタイムチヤートのように変化する。今、な
お、第２図の信号SI1垂直同期パルス付近におけ
る複合同期信号を示している。日本の放送規格で
は垂直同期パルス3H（1Hは１水平期間）および
その前後の各3Hの計9Hは水平周期の２倍に相当
する周期で等価パルスを挿入することになつてい
るので、信号SI1およびCI1の関係は図示のとおり
になる。時刻t1で垂直同期信号が加わると、ラツ
チ回路D1の出力Q1はクロツクの立上る時刻t2で立
上り、その出力によつてクロツクが、次に立上る
時刻t3でラツチ回路D2の出力Q2は立上る。垂直同
期信号が時刻t4でなくなるとクロツクに応じてラ
ツチ回路D1，D2の出力Q1，Q2はそれぞれ時刻
t5，t6で消え、従つてAND回路の出力は時刻t3か
らt5の期間得られる。 第１図の従来例においては、２つのデータラツ
チ回路の非反転出力の全てのAND回路をとつて
いるために、雑音パルスが２回連続して現われる
と二つのデータラツチ回路は共に出力を発生する
こととなり雑音の除去という点で不充分である。 すなわち、第２図では説明を明瞭にするために
４つのパルスの垂直同期信号を示したが、実際に
は垂直同期信号は3Hの期間に６つのパルスで現
われるので、水平同期信号の２倍のクロツクで動
作するデータラツチ回路では６個のデータラツチ
回路を直列に接続することにより最大６ビツトの
データが得られるが、上記の従来例では２ビツト
のデータラツチ回路で垂直同期信号の分離を行な
つているため雑音と同期信号との判別を有効に行
えず誤動作が頻繁に生ずる。 そこで、第３図に示すように多数（最大６個）
のデータラツチ回路D1′〜D6′を直列に接続して、
これらの非反転出力Q1′〜Q6′全てをAND回路AN2
で加算してその出力を出力端子O2に得ることに
より、水平同期々間中の雑音によつてはほとんど
出力を得ないようにすることが考えられる。しか
しながら、かゝる回路では、垂直同期期間中の信
号の一部が雑音によつて欠落するとラツチ回路
D1′〜D6′の少なくとも一つの出力はロウレベルと
なりAND回路AN2の出力はロウレベルを保持し
たままとなる。すなわち、垂直同期々間中にはわ
ずかな雑音によつても垂直同期信号を見失つてし
まう欠点がある。 このように従来の垂直同期分離回路は雑音によ
つて影響を受け易く、デイジタル回路による垂直
同期回路方式の垂直同期分離の信頼性は低いもの
であつた。 本発明の目的は、対雑音特性を向上したデイジ
タル式垂直同期分離回路を提供することにある。 本発明による垂直同期分離回路は、複合同期信
号の論理レベルをクロツク信号に応答して順にシ
フトするｎ（ｎは３以上の整数）個のラツチ回路
の直列接続と、夫々が複数の入力端子を有し各入
力端子が同じ論理レベルをとるときに所定の論理
レベルをとる出力を発生する複数の第１の論理回
路と、前記ｎ個のラツチ回路の出力の中から互い
に異なる組合せの出力を前記第１の論理回路の数
と同数の組合せだけ取り出しこれらを前記複数の
第１の論理回路の対応するものの入力端子にそれ
ぞれ供給する手段と、前記複数の第１の論理回路
に結合されこれらのうちの少なくとも一つが前記
所定の論理レベルをとる出力を発生しているとき
に予じめ定められた論理レベルをとる出力を発生
する第２の論理回路とを備え、前記第２の論理回
路の出力を分離された垂直同期信号として得るこ
とを特徴とする。 テレビジヨン受像機の垂直同期分離回路に適用
した本発明の実施態様によれば、直列に接続され
たｎ個（ｎは３〜６のうちの整数）のラツチ回路
を備え、直列接続回路には複合同期信号が加えら
れ、各ラツチ回路の出力のうち任意のｎ−ｍ（ｍ
は１からｎ−１の整数）個の出力を第１のNAND
回路に加え、この第１のNAND回路は複数個備え
られており、かつこれら複数個の第１のNAND回
路の入力に加わる各ラツチ回路の出力の組合せは
それぞれ異ならしめられており、これら複数個の
第１のNAND回路の出力を第２のNAND回路に加
え、もつて第２のNAND回路の出力に垂直同期信
号を得る垂直同期分離回路を得る。 以下図面を参照してこの発明の実施例を説明す
る。 第４図によれば、４段の直列に接続されたデー
タラツチ回路D11，D12，D13，D14の初段D11のデ
ータ入力端子I5に複合同期信号を入力し、各デー
タラツチ回路のクロツク端子は共通に接続して入
力端子I6とし、ここに水平同期信号の２倍の周波
数をもつクロツクを供給し、各データラツチ回路
の出力Q11，Q12，Q13，Q14は４つの入力端子１
１，１２，１３，１４をもつ判定回路１００の各
入力端子１１〜１４に接続されている。 判定回路１００は、本実施例では、５つの
NAND回路NA1〜NA5により構成されており、そ
のうちの４つのNAND回路NA2〜NA5は、４つの
データラツチD11〜D14の出力のうち３つを各々異
なつた組合せで入力し、残る１つNAND回路NA1
の入力には、上記４つのNAND回路NA2〜NA4の
出力が接続され、その出力を出力端子O5として
いる。したがつて、４つのデータラツチ回路D11
〜D14のうち、３つ以上の出力に１が同時に現わ
れるときのみ、NAND回路NA2〜NA5の少なくと
も一つの出力がＯとなる。NAND回路NA1はNA2
〜NA5のいずれかがＯとなつたとき出力端子O5に
１を出力する。このように、判定回路１００は、
異なる組合せのデータラツチ回路の出力の論理積
をとり、これら論理積の出力の論理和をとるのと
等価な動作をする。 第５図に、入力端子I5での複合周期信号SI5お
よび端子I6でのクロツク信号SI6に対する各部の
タイミングチヤートを示す。端子I5に与える信号
SI5としては、図面の簡略のため、雑音信号成分
および垂直同期信号成分のみを示している。特
に、信号SI5の内のａは、水平同期信号期間中に
２ビツト連続して電位レベル“１”で加つた雑音
成分を示し、ｂおよびｃは、夫々垂直同期期間中
に雑音による１ビツトおよび２ビツトの欠損をも
つ垂直同期信号である。 電位レベル“１”の雑音信号ａはクロツク信号
CI6によつてデータラツチ回路D11〜D14に順々に
ラツチされていくが、雑音信号ａは２ビツトだけ
連続しているので、データラツチ回路D11〜D14の
うち少なくとも三つの出力に電位レベル“１”は
同時には現われない。したがつて、判定回路１０
０の各入力端子１１〜１４の信号は第５図のV11
〜V14として示され、各NAND回路NA2〜NA4の
出力は電位レベル“１”を保持したままとなる
（第５図のVNA2〜VNA4）。この結果、NAND回
路NA1の出力は、２ビツト連続して雑音信号ａに
対して、電位レベル“０”（第５図のV05）を維持
し、出力端子O5から誤つて分離信号が出力され
れることがない。 一方、雑音による１ビツト又は２ビツトの欠損
をもつ垂直同期信号ｂおよびｃに対しては、第５
図の波形V11〜V14で示されるように、判定回路１
００の入力端子１１〜１４のうち少なくとも三つ
には同時に電位レベル“１”が供給される。した
がつて、NAND回路NA2〜NA4の少なくとも一つ
の出力VNA2，VNA3，VNA4又はVNA5は電位レ
ベル“０”となり、V05で示されるように同期分
離出力が得られる。すなわち、垂直同期期間中の
１ビツト若しくは２ビツトの欠損をもつ垂直同期
信号に対しても、データラツチ回路を４段用いる
ので垂直同期信号を見落すことはない。 このように本発明によれば、垂直同期々間中で
あれ、水平同期々間中であれ、クロツク周波数に
対応する２ビツトの長さ以内の雑音信号に対して
は、出力に誤つた信号が出力されることは全くな
い。 上記実施例においては、４つのデータラツチ回
路出力中３つ以上（以後４−３と記述）の条件で
出力を得たが、この判定条件を雑音の状態によつ
て変化させることも可能であり、同期分離回路と
してより良い性能が得られる。 実際のテレビジヨン受像機に於いては、ラツチ
回路を３ないし４個接続し、それぞれ２または３
の出力をNAND回路に加える回路形式で十分に雑
音による誤動作を防止できる。 第６図、第７図は外部入力により判定条件を制
御可能とした実施例である。 第６図は制御端子I9を０とすることにより
NAND回路NA11の出力が常に“１”となる。こ
のために、判定回路２００はデータラツチ回路
D11，D12，D13の出力のうちいずれか２つ以上が
“１”のとき判定回路の出力端子O6は“１”とな
る。 制御端子I9を“１”とすれば、NAND回路NA11
の出力はデータラツチ回路D14の非反転出力と同
じになり、第５図の回路と等価であるから、（４
−３）の判定が行える。 このようにして、第６図の回路では制御端子I9
の状態により、（４−３），（３−２）と判定条件
を制御することができ、雑音の状態に応じた判定
ができる。 この制御端子I9に加える信号は手動で変更して
も、雑音の状態を判定して自動的に変更してもよ
い。この自動変更回路の例としてはデイジタル同
期分離回路の計数回路を525回計数する動作が所
定回行なつても同期がかゝらない時、この状態を
検知して変更する方法がある。 また第６図の回路と同じように外部入力により
判定条件を制御する方法として、データラツチ回
路の出力状態を固定する方法がある。 第７図の回路はその一例でデータラツチ回路
D18，D19のリセツト、プリセツトを用いてデータ
ラツチ回路D18，D19の出力状態を適宜固定し、判
定条件を第１表のように種々に変えることのでき
る回路である。
受像機における垂直同期分離回路に関する。 テレビ受像機における水平、垂直同期系のデイ
ジタル処理が考案され、水平偏向信号又は水平偏
向信号の整数倍の周波数を持つ信号を分周するこ
とにより垂直偏向信号を得る方式が提案されてい
る。かゝる方式では水平同期信号に同期して
31.5KHzの信号を得、この信号を分周して15.75K
Hzの水平偏向信号を得るとともに、前記の31.5K
Hzの信号を525個計数して垂直偏向信号を得るも
のである。かゝる垂直同期分離回路では垂直同期
をかけるために、送信された複合同期信号から垂
直同期信号を検出して計数回路をリセツトしてい
る。 かゝる回路方式に於ける垂直同期信号を検出す
る回路としては、第１，２図のものが知られてい
る。 第１図の従来例では、２つの直列に接続したデ
ータラツチ回路D1，D2の初段D1のデータ入力端
子を入力端子I1として複合同期信号を入力し、水
平同期信号の２倍の周波数の信号をデータラツチ
回路のクロツク端子すべてを共通に接続した入端
子I2にクロツク信号として入力している。 初段D1の非反転出力Q1が二段目D2の入力端子
D2に印加され、二つの非反転出力Q1，Q2をMND
回路AN1に加えて加算し、垂直同期信号に同期し
た信号を出力D1に得ている。 データラツチ回路D1，D2の非反転出力Q1，Q2
は入力端子I1，I2の入力信号S11，C12によつて第
２図のタイムチヤートのように変化する。今、な
お、第２図の信号SI1垂直同期パルス付近におけ
る複合同期信号を示している。日本の放送規格で
は垂直同期パルス3H（1Hは１水平期間）および
その前後の各3Hの計9Hは水平周期の２倍に相当
する周期で等価パルスを挿入することになつてい
るので、信号SI1およびCI1の関係は図示のとおり
になる。時刻t1で垂直同期信号が加わると、ラツ
チ回路D1の出力Q1はクロツクの立上る時刻t2で立
上り、その出力によつてクロツクが、次に立上る
時刻t3でラツチ回路D2の出力Q2は立上る。垂直同
期信号が時刻t4でなくなるとクロツクに応じてラ
ツチ回路D1，D2の出力Q1，Q2はそれぞれ時刻
t5，t6で消え、従つてAND回路の出力は時刻t3か
らt5の期間得られる。 第１図の従来例においては、２つのデータラツ
チ回路の非反転出力の全てのAND回路をとつて
いるために、雑音パルスが２回連続して現われる
と二つのデータラツチ回路は共に出力を発生する
こととなり雑音の除去という点で不充分である。 すなわち、第２図では説明を明瞭にするために
４つのパルスの垂直同期信号を示したが、実際に
は垂直同期信号は3Hの期間に６つのパルスで現
われるので、水平同期信号の２倍のクロツクで動
作するデータラツチ回路では６個のデータラツチ
回路を直列に接続することにより最大６ビツトの
データが得られるが、上記の従来例では２ビツト
のデータラツチ回路で垂直同期信号の分離を行な
つているため雑音と同期信号との判別を有効に行
えず誤動作が頻繁に生ずる。 そこで、第３図に示すように多数（最大６個）
のデータラツチ回路D1′〜D6′を直列に接続して、
これらの非反転出力Q1′〜Q6′全てをAND回路AN2
で加算してその出力を出力端子O2に得ることに
より、水平同期々間中の雑音によつてはほとんど
出力を得ないようにすることが考えられる。しか
しながら、かゝる回路では、垂直同期期間中の信
号の一部が雑音によつて欠落するとラツチ回路
D1′〜D6′の少なくとも一つの出力はロウレベルと
なりAND回路AN2の出力はロウレベルを保持し
たままとなる。すなわち、垂直同期々間中にはわ
ずかな雑音によつても垂直同期信号を見失つてし
まう欠点がある。 このように従来の垂直同期分離回路は雑音によ
つて影響を受け易く、デイジタル回路による垂直
同期回路方式の垂直同期分離の信頼性は低いもの
であつた。 本発明の目的は、対雑音特性を向上したデイジ
タル式垂直同期分離回路を提供することにある。 本発明による垂直同期分離回路は、複合同期信
号の論理レベルをクロツク信号に応答して順にシ
フトするｎ（ｎは３以上の整数）個のラツチ回路
の直列接続と、夫々が複数の入力端子を有し各入
力端子が同じ論理レベルをとるときに所定の論理
レベルをとる出力を発生する複数の第１の論理回
路と、前記ｎ個のラツチ回路の出力の中から互い
に異なる組合せの出力を前記第１の論理回路の数
と同数の組合せだけ取り出しこれらを前記複数の
第１の論理回路の対応するものの入力端子にそれ
ぞれ供給する手段と、前記複数の第１の論理回路
に結合されこれらのうちの少なくとも一つが前記
所定の論理レベルをとる出力を発生しているとき
に予じめ定められた論理レベルをとる出力を発生
する第２の論理回路とを備え、前記第２の論理回
路の出力を分離された垂直同期信号として得るこ
とを特徴とする。 テレビジヨン受像機の垂直同期分離回路に適用
した本発明の実施態様によれば、直列に接続され
たｎ個（ｎは３〜６のうちの整数）のラツチ回路
を備え、直列接続回路には複合同期信号が加えら
れ、各ラツチ回路の出力のうち任意のｎ−ｍ（ｍ
は１からｎ−１の整数）個の出力を第１のNAND
回路に加え、この第１のNAND回路は複数個備え
られており、かつこれら複数個の第１のNAND回
路の入力に加わる各ラツチ回路の出力の組合せは
それぞれ異ならしめられており、これら複数個の
第１のNAND回路の出力を第２のNAND回路に加
え、もつて第２のNAND回路の出力に垂直同期信
号を得る垂直同期分離回路を得る。 以下図面を参照してこの発明の実施例を説明す
る。 第４図によれば、４段の直列に接続されたデー
タラツチ回路D11，D12，D13，D14の初段D11のデ
ータ入力端子I5に複合同期信号を入力し、各デー
タラツチ回路のクロツク端子は共通に接続して入
力端子I6とし、ここに水平同期信号の２倍の周波
数をもつクロツクを供給し、各データラツチ回路
の出力Q11，Q12，Q13，Q14は４つの入力端子１
１，１２，１３，１４をもつ判定回路１００の各
入力端子１１〜１４に接続されている。 判定回路１００は、本実施例では、５つの
NAND回路NA1〜NA5により構成されており、そ
のうちの４つのNAND回路NA2〜NA5は、４つの
データラツチD11〜D14の出力のうち３つを各々異
なつた組合せで入力し、残る１つNAND回路NA1
の入力には、上記４つのNAND回路NA2〜NA4の
出力が接続され、その出力を出力端子O5として
いる。したがつて、４つのデータラツチ回路D11
〜D14のうち、３つ以上の出力に１が同時に現わ
れるときのみ、NAND回路NA2〜NA5の少なくと
も一つの出力がＯとなる。NAND回路NA1はNA2
〜NA5のいずれかがＯとなつたとき出力端子O5に
１を出力する。このように、判定回路１００は、
異なる組合せのデータラツチ回路の出力の論理積
をとり、これら論理積の出力の論理和をとるのと
等価な動作をする。 第５図に、入力端子I5での複合周期信号SI5お
よび端子I6でのクロツク信号SI6に対する各部の
タイミングチヤートを示す。端子I5に与える信号
SI5としては、図面の簡略のため、雑音信号成分
および垂直同期信号成分のみを示している。特
に、信号SI5の内のａは、水平同期信号期間中に
２ビツト連続して電位レベル“１”で加つた雑音
成分を示し、ｂおよびｃは、夫々垂直同期期間中
に雑音による１ビツトおよび２ビツトの欠損をも
つ垂直同期信号である。 電位レベル“１”の雑音信号ａはクロツク信号
CI6によつてデータラツチ回路D11〜D14に順々に
ラツチされていくが、雑音信号ａは２ビツトだけ
連続しているので、データラツチ回路D11〜D14の
うち少なくとも三つの出力に電位レベル“１”は
同時には現われない。したがつて、判定回路１０
０の各入力端子１１〜１４の信号は第５図のV11
〜V14として示され、各NAND回路NA2〜NA4の
出力は電位レベル“１”を保持したままとなる
（第５図のVNA2〜VNA4）。この結果、NAND回
路NA1の出力は、２ビツト連続して雑音信号ａに
対して、電位レベル“０”（第５図のV05）を維持
し、出力端子O5から誤つて分離信号が出力され
れることがない。 一方、雑音による１ビツト又は２ビツトの欠損
をもつ垂直同期信号ｂおよびｃに対しては、第５
図の波形V11〜V14で示されるように、判定回路１
００の入力端子１１〜１４のうち少なくとも三つ
には同時に電位レベル“１”が供給される。した
がつて、NAND回路NA2〜NA4の少なくとも一つ
の出力VNA2，VNA3，VNA4又はVNA5は電位レ
ベル“０”となり、V05で示されるように同期分
離出力が得られる。すなわち、垂直同期期間中の
１ビツト若しくは２ビツトの欠損をもつ垂直同期
信号に対しても、データラツチ回路を４段用いる
ので垂直同期信号を見落すことはない。 このように本発明によれば、垂直同期々間中で
あれ、水平同期々間中であれ、クロツク周波数に
対応する２ビツトの長さ以内の雑音信号に対して
は、出力に誤つた信号が出力されることは全くな
い。 上記実施例においては、４つのデータラツチ回
路出力中３つ以上（以後４−３と記述）の条件で
出力を得たが、この判定条件を雑音の状態によつ
て変化させることも可能であり、同期分離回路と
してより良い性能が得られる。 実際のテレビジヨン受像機に於いては、ラツチ
回路を３ないし４個接続し、それぞれ２または３
の出力をNAND回路に加える回路形式で十分に雑
音による誤動作を防止できる。 第６図、第７図は外部入力により判定条件を制
御可能とした実施例である。 第６図は制御端子I9を０とすることにより
NAND回路NA11の出力が常に“１”となる。こ
のために、判定回路２００はデータラツチ回路
D11，D12，D13の出力のうちいずれか２つ以上が
“１”のとき判定回路の出力端子O6は“１”とな
る。 制御端子I9を“１”とすれば、NAND回路NA11
の出力はデータラツチ回路D14の非反転出力と同
じになり、第５図の回路と等価であるから、（４
−３）の判定が行える。 このようにして、第６図の回路では制御端子I9
の状態により、（４−３），（３−２）と判定条件
を制御することができ、雑音の状態に応じた判定
ができる。 この制御端子I9に加える信号は手動で変更して
も、雑音の状態を判定して自動的に変更してもよ
い。この自動変更回路の例としてはデイジタル同
期分離回路の計数回路を525回計数する動作が所
定回行なつても同期がかゝらない時、この状態を
検知して変更する方法がある。 また第６図の回路と同じように外部入力により
判定条件を制御する方法として、データラツチ回
路の出力状態を固定する方法がある。 第７図の回路はその一例でデータラツチ回路
D18，D19のリセツト、プリセツトを用いてデータ
ラツチ回路D18，D19の出力状態を適宜固定し、判
定条件を第１表のように種々に変えることのでき
る回路である。
【表】
尚、第４図、第６図においては、ラツチ回路の
出力の考えられる組合せ数(d)より１個多い数の
NAND回路で判定回路を構成したが、第７図のよ
うに他の論理構成によつてもｎ（ｎは３以上の整
数）個のデータラツチ回路の出力のうちｎ−ｍ個
（ｍは１〜ｎ−１の整数）以上が“１”または
“０”の一方となつたとき、その出力が“１”ま
たは“０”の一方となる回路を判定回路とすれ
ば、垂直同期分離回路として同じ効果が得られる
ことは明らかである。 また、上記実施例では、テレビジヨン受像機用
垂直同期分離回路を例にとつて説明したが、この
発明による垂直同期分離回路は一般の諸回路に応
用して所定個の連続パルスまたは所定期間所定の
電位を保つている状態を検知することができる。 以上説明したように、この発明によれば実用価
値大なる垂直同期分離回路を提供することができ
る。
出力の考えられる組合せ数(d)より１個多い数の
NAND回路で判定回路を構成したが、第７図のよ
うに他の論理構成によつてもｎ（ｎは３以上の整
数）個のデータラツチ回路の出力のうちｎ−ｍ個
（ｍは１〜ｎ−１の整数）以上が“１”または
“０”の一方となつたとき、その出力が“１”ま
たは“０”の一方となる回路を判定回路とすれ
ば、垂直同期分離回路として同じ効果が得られる
ことは明らかである。 また、上記実施例では、テレビジヨン受像機用
垂直同期分離回路を例にとつて説明したが、この
発明による垂直同期分離回路は一般の諸回路に応
用して所定個の連続パルスまたは所定期間所定の
電位を保つている状態を検知することができる。 以上説明したように、この発明によれば実用価
値大なる垂直同期分離回路を提供することができ
る。
第１図はデータラツチ回路２段による同期分離
回路の従来例を示すブロツク図、第２図は第１図
の回路を動作を示すタイムチヤート、第３図はデ
ータラツチ回路を２〜６段としたときの従来の同
期分離回路のブロツク図、第４図は本発明の一実
施例を示すブロツク図、第５図は第４図の入出力
を比較したタイムチヤート、第６図は本発明の他
の実施例を示すブロツク図、第７図は本発明の更
に他の実施例を示すブロツク図である。 図において、AN1，AN2はAND回路、NA1，
NA2，NA3，NA4，NA5，NA6，NA7，NA8，
NA9，NA10，NA11，NA12，NA13，NA14，
NA15，NA16，NA17，NA18，NA19，NA20，
NA21，NA22はNAND回路、D1，D2，D3，D4，
D5，D6，D7，D8，D9，D10，D11，D12，D13，
D14，D15，D16，D17，D18，D19はデータラツチ回
路、データラツチ回路の各入力端子は、Ｄ……デ
ータ入力端子、CK……クロツク入力端子、Ｑ…
…非反転出力端子、……反転出力端子、PR…
…プリセツト入力端子、Ｒ……リセツト端子であ
る。I1，I3，I5，I7，I10は複合同期信号入力端
子、I2，I4，I6，I8，I11はクロツク入力端子、I9，
I12，I13，I14，I15は判定条件制御入力端子、O1，
O2，O5，O6，O7は垂直同期分離出力端子、S11，
S13は複合同期信号、C12，C14はクロツク信号、
ＱD1，ＱD2はデータラツチ回路非反転出力信号、
V01，V02，V03，V04，V05は垂直同期分離出力信
号、ａは垂直同期信号のない期間に混入した２ビ
ツト連続した雑音、ｂは１ビツトの欠損をもつ垂
直同期信号、ｃは２ビツトの欠損をもつ垂直同期
信号、ｄ，ｅ，ｆは垂直同期分離信号が出るべき
期間。
回路の従来例を示すブロツク図、第２図は第１図
の回路を動作を示すタイムチヤート、第３図はデ
ータラツチ回路を２〜６段としたときの従来の同
期分離回路のブロツク図、第４図は本発明の一実
施例を示すブロツク図、第５図は第４図の入出力
を比較したタイムチヤート、第６図は本発明の他
の実施例を示すブロツク図、第７図は本発明の更
に他の実施例を示すブロツク図である。 図において、AN1，AN2はAND回路、NA1，
NA2，NA3，NA4，NA5，NA6，NA7，NA8，
NA9，NA10，NA11，NA12，NA13，NA14，
NA15，NA16，NA17，NA18，NA19，NA20，
NA21，NA22はNAND回路、D1，D2，D3，D4，
D5，D6，D7，D8，D9，D10，D11，D12，D13，
D14，D15，D16，D17，D18，D19はデータラツチ回
路、データラツチ回路の各入力端子は、Ｄ……デ
ータ入力端子、CK……クロツク入力端子、Ｑ…
…非反転出力端子、……反転出力端子、PR…
…プリセツト入力端子、Ｒ……リセツト端子であ
る。I1，I3，I5，I7，I10は複合同期信号入力端
子、I2，I4，I6，I8，I11はクロツク入力端子、I9，
I12，I13，I14，I15は判定条件制御入力端子、O1，
O2，O5，O6，O7は垂直同期分離出力端子、S11，
S13は複合同期信号、C12，C14はクロツク信号、
ＱD1，ＱD2はデータラツチ回路非反転出力信号、
V01，V02，V03，V04，V05は垂直同期分離出力信
号、ａは垂直同期信号のない期間に混入した２ビ
ツト連続した雑音、ｂは１ビツトの欠損をもつ垂
直同期信号、ｃは２ビツトの欠損をもつ垂直同期
信号、ｄ，ｅ，ｆは垂直同期分離信号が出るべき
期間。
Claims (1)
- １ 複合同期信号の論理レベルをクロツク信号に
応答して順にシフトするｎ（ｎは３以上の整数）
個のラツチ回路の直列接続と、夫々が複数の入力
端子を有し各入力端子が同じ論理レベルをとると
きに所定の論理レベルをとる出力を発生する複数
の第１の論理回路と、前記ｎ個のラツチ回路の出
力の中から互いに異なる組合せの出力を前記第１
の論理回路の数と同数の組合せだけ取り出しこれ
らを前記複数の第１の論理回路の対応するものの
入力端子にそれぞれ供給する手段と、前記複数の
第１の論理回路に結合されこれらのうちの少なく
とも一つが前記所定の論理レベルをとる出力を発
生しているときに予じめ定められた論理レベルを
とる出力を発生する第２の論理回路とを備え、前
記第２の論理回路の出力を分離された垂直同期信
号として得ることを特徴とする垂直同期分離回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1438177A JPS5399718A (en) | 1977-02-10 | 1977-02-10 | Signal state detector circuit |
| US05/876,939 US4214270A (en) | 1977-02-10 | 1978-02-10 | Digital vertical sync signal separator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1438177A JPS5399718A (en) | 1977-02-10 | 1977-02-10 | Signal state detector circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13893886A Division JPS62149271A (ja) | 1986-06-13 | 1986-06-13 | 垂直同期分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5399718A JPS5399718A (en) | 1978-08-31 |
| JPS6262103B2 true JPS6262103B2 (ja) | 1987-12-24 |
Family
ID=11859456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1438177A Granted JPS5399718A (en) | 1977-02-10 | 1977-02-10 | Signal state detector circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4214270A (ja) |
| JP (1) | JPS5399718A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55114077A (en) * | 1979-02-23 | 1980-09-03 | Hitachi Ltd | Vertical synchronizing separator circuit |
| JPS55127768A (en) * | 1979-10-12 | 1980-10-02 | Hitachi Ltd | Vertical synchronizing separation circuit |
| DE3048539A1 (de) * | 1979-12-29 | 1981-09-17 | Sony Corp., Tokyo | "signalpruefschaltung insbesondere fuer synchronsignale im servokreis eines video-aufzeichnungsgeraets" |
| JPS58114524A (ja) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | ノイズ除去回路 |
| US4641189A (en) * | 1983-10-11 | 1987-02-03 | Zenith Electronics Corporation | Digital vertical sync filter |
| JPS61201572A (ja) * | 1985-03-05 | 1986-09-06 | Toshiba Corp | 基準信号再生回路 |
| US4634984A (en) * | 1985-04-18 | 1987-01-06 | Rca Corporation | Duration-sensitive digital signal gate |
| US4636735A (en) * | 1985-04-18 | 1987-01-13 | Rca Corporation | Duration-sensitive digital signal stretcher |
| JPS61274418A (ja) * | 1985-05-29 | 1986-12-04 | Oki Electric Ind Co Ltd | 信号伝送方式 |
| US4752927A (en) * | 1986-04-09 | 1988-06-21 | Tektronix, Inc. | Synchronous changeover |
| US5031041A (en) * | 1989-04-20 | 1991-07-09 | Thomson Consumer Electronics, Inc. | Digital detector/filter for synchronizing signals |
| US5101419A (en) * | 1990-04-18 | 1992-03-31 | Advanced Micro Devices, Inc. | Fixed duty cycle clock generator |
| KR940005977B1 (ko) * | 1991-11-22 | 1994-06-25 | 삼성전자 주식회사 | 서브스텝 제어신호 발생회로 및 이를 가지는 스텝펄스 발생회로 |
| WO2002009023A1 (en) * | 2000-07-21 | 2002-01-31 | Psc Scanning, Inc. | Portable scanner and cradle system for handheld computer |
| JP4757582B2 (ja) * | 2005-09-20 | 2011-08-24 | エルピーダメモリ株式会社 | データ転送動作終了検知回路及びこれを備える半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3551823A (en) * | 1967-04-24 | 1970-12-29 | Cossor Ltd A C | Electrical pulse decoders |
| US3667054A (en) * | 1971-02-10 | 1972-05-30 | Us Navy | Pulse train decoder with pulse width rejection |
-
1977
- 1977-02-10 JP JP1438177A patent/JPS5399718A/ja active Granted
-
1978
- 1978-02-10 US US05/876,939 patent/US4214270A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5399718A (en) | 1978-08-31 |
| US4214270A (en) | 1980-07-22 |
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